基于fpga的直接數(shù)字頻率合成器設(shè)計(文件)
【正文】 SIGNAL F32B : STD_LOGIC_VECTOR(31 DOWNTO 0)。 SIGNAL LIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL juxing10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 F32B(31 DOWNTO 28)=0000。 u1 : fre port map( clk1=clk,outclk=clk2)。 u5 : SANJIAO PORT MAP( address=SANJIAO10B, q=d22, clock=CLK2 )。 u9 : mux411 port map(sel=selz,d1=SIN10B,d2=SANJIAO10B,d3=FANG10B,d4=juxing10b,q=MOUT)。附錄2 實物圖。u11 : mux41 port map(sel=selz,d1=d11,d2=d22,d3=d33,d4=d44,q=FOUT)。 u7 : juxing PORT MAP( address=juxing10B, q=d44, clock=CLK2 )。 u3 : REG32B PORT MAP( DOUT=D32B,DIN= DIN32B, LOAD=CLK2 )。 F32B(19 DOWNTO 0)=00000000000000000000 。 signal MOUT: std_logic_vector(9 downto 0)。 SIGNAL SANJIAO10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL DIN32B : STD_LOGIC_VECTOR(31 DOWNTO 0)。 END COMPONENT。 END COMPONENT。 END COMPONENT。 END COMPONENT。 END COMPONENT。定義輸出端口 end COMPONENT。定義輸出端口 end COMPONENT。 END COMPONENT。 END COMPONENT。END ponent。 end ponent。 相位控制字 FOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。ENTITY DDS_VHDL IS PORT ( CLK : IN STD_LOGIC。 由于本人的設(shè)計能力有限，在設(shè)計過程中難免出現(xiàn)錯誤，懇請老師們多多指教,我十分樂意接受你們的批評與指正，本人將萬分感謝。通過這次設(shè)計，綜合運用本專業(yè)所學(xué)課程的理論和知識進(jìn)行設(shè)計工作的實際訓(xùn)練從而培養(yǎng)和提高學(xué)生獨立工作能力，鞏固課程所學(xué)的內(nèi)容，掌握設(shè)計的方法和步驟，掌握設(shè)計的基本的技能懂得了怎樣分析，怎樣確定方案，了解基本結(jié)構(gòu)，提高了計算能力，繪圖能力，熟悉了規(guī)范和標(biāo)準(zhǔn)，同時各科相關(guān)的課程都有了全面的復(fù)習(xí)，獨立思考的能力也有了提高。八、心得體會 兩周的課程設(shè)計結(jié)束了，在這次的課程設(shè)計中不僅檢驗了我所學(xué)習(xí)的知識，也培養(yǎng)了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情。圖72所示為頻率控制字是0CH的四種波形調(diào)試結(jié)果；圖73所示為頻率控制字是1CH的四種波形調(diào)試結(jié)果；圖74所示為頻率控制字是3CH的四種波形調(diào)試結(jié)果。引腳鎖定如圖71所示。DAC0832是8位的D/A轉(zhuǎn)換器，轉(zhuǎn)換周期為1μs。頻率控制字為2的仿真波形頻率控制字為12的仿真波形頻率控制字為13的仿真波形圖51 波形仿真結(jié)果六、DAC0832接口電路及程序設(shè)計 DAC0832接口電路設(shè)計 （1）FPGA_IO18向DAC0832的數(shù)據(jù)輸入口（DI0DI7）輸送數(shù)據(jù)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = CLOCK0, ram_block_type = M4K, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0)。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 widthad_a : NATURAL。 operation_mode: STRING。 intended_device_family : STRING。ARCHITECTURE SYN OF juxing IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 ENTITY juxing ISPORT (address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 程序如下：LIBRARY ieee。end if。139。end if。if tmp=10000000thena=39。039。beginprocess(clk,reset)variable tmp:std_logic_vector(7 downto 0)。entity square isport(clk,reset: in std_logic。更改“低電平”和“高電平”出現(xiàn)的比例，可以達(dá)到調(diào)節(jié)占空比的目的。 q=tmp。 else tmp:=tmp1。 end if。then a=0時依次輸出三角波上升沿 if tmp=11111110then tmp:=11111111。039
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