【正文】 區(qū)間時我們將這時的相位編碼減去 2? 后， 再以 2? 為模對其求補，于是，這樣得到的相位值就是處于。于是， ? 對應(yīng)的相位編碼為 10,000,000, 2?對應(yīng)的相位編碼為 01,000, 0?? 和 2??? 區(qū)間的對稱關(guān)系，當相位處于 2??? 時，將相位碼減去 ? ，在本例中也就是減去 10,000,000。 于是，剩下的相位編碼降為 7位，表示 0?? 的區(qū)間。不難看出，該過程的實現(xiàn)可以簡化為，直接把累加器寄存器的次高位 (第七位 ) 直接送入相位求補器的控制位。但是，實際應(yīng)用中對于 ROM的節(jié)約并不緊緊停留在此，為了更大程度地縮小 ROM的規(guī)模，通常還會用到相位截斷技術(shù)。 ROM為一容量是 2n 字的可編程只讀存儲器，每字長 M位，它實際上是一個正弦函數(shù)查詢表，經(jīng)過編程后它存儲了用二進制編碼表示的所需正弦函數(shù)值。另要說明的是，每一個相位抽樣對應(yīng)的幅度編碼的全部位都必須在同一時刻加到 D/A轉(zhuǎn)換器上，否則 D/A轉(zhuǎn)換器將會在兩個抽樣之間產(chǎn)生大的暫態(tài)，從而影響合成信號的頻譜純度 .每位數(shù)據(jù)的同步由寄存器來完成。這樣， D/A轉(zhuǎn)換器的輸出波形就是一個階梯形的近似正弦波，最后經(jīng)低通濾波器濾除高次諧波后輸出合成的正弦波形。但是幅值精度的降低使得 ROM 的傳輸延遲減小了，也就是說 DDFS的最大時鐘頻率增加了，因此硬件上的代價是可以接受的 。采用VHDL語言完成設(shè)計。 EDA技術(shù)融合多學科于一體，打破了軟件和硬件的壁壘，使計算機的軟件技術(shù)和硬件實現(xiàn)、設(shè)計效率與產(chǎn)品性能合二為一，代表了電子 設(shè)計技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。 20世紀 8090年代， IC設(shè)計進入 CMOS階段，特別是 CPLD 和 FPGA進入商業(yè)應(yīng)用及各種硬件描述語言 HDL的出現(xiàn)、應(yīng)用及標準化，各種設(shè)計工具如原理圖輸入、編譯與連接、 邏輯模擬、測試碼生成、版圖自動布局以及齊全的單元庫，各工具已集成為一個 CAE(計算機輔助工程 )系統(tǒng)，可以實現(xiàn)從設(shè)計輸入到版圖輸出的全過程設(shè)計自動化。 VHDL 硬件描述語言 硬件描述語言 HDL是 EDA技術(shù)的重要組成部分，是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言，也是電子設(shè)計人員和電子設(shè)計自動化工具之間的界面。硬件 描 述 語一言的發(fā)展至今己有 20多年的歷史并成功地運用于電子設(shè)計的建模、仿真、驗證和綜合等各階段。 VHDL的程序結(jié)構(gòu)是將一項工程設(shè)計或稱設(shè)計實體分成外部 (或 稱為可視部分，即端口 )和 內(nèi)部 (或稱為不可視部分 )，在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成，其他的設(shè)計就可以直接調(diào)用這個實體。 4) VHDL語句的行為描述功能和程序 結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和己有設(shè)計的再利用功能，有利于多人研發(fā)小組共同開發(fā)。 基于 VHDL 的自頂向下 (Top Down)的模塊化設(shè)計方法 傳統(tǒng)的電子設(shè)計技術(shù)通常是自底向上的，即先決定使用的器件，再由各 器件構(gòu)成多個功能模塊，最后由這些模塊構(gòu)成系統(tǒng)。首先從系統(tǒng)設(shè) 計入手，在頂層進行系統(tǒng)功能方框圖的劃分和結(jié)構(gòu)設(shè)計。目前，主要的 EDA系統(tǒng)都具有“自頂向下”的設(shè)計框架結(jié)構(gòu) (Framework)如圖 . Framework能把來自不同的 EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計師之 h在整個產(chǎn)品開發(fā)過程中實現(xiàn)信息的傳輸與共享。早期的 PLD只有可編程只讀存儲器 (PROM)、紫外線可擦除的只讀存儲器 (EPROM)和電可擦除只讀存儲器 (EPROM)三種。由于任意一個組合邏輯都可以用“與一或”表達式來描述，所以 PAL能以乘積和的形式完成大量的組合邏輯功能 .GAL的輸出結(jié)構(gòu)是可編程邏輯宏單元，具有更大的靈活性和更強的邏輯功能。目前 CPLD/FPGA受到廣大電子設(shè)計人員的廣泛關(guān)注和普遍歡迎，掌握 CPLD/FPGA的設(shè)計方法己成為一名電子工程師的必要條件。它包括設(shè)計準備，設(shè)計輸入，功能仿真，設(shè)計處理，時序仿真和器件編程及測試等七個步驟 圖 PLD的開發(fā)流程圖 設(shè)計準備 在系統(tǒng)設(shè)計之前 ，首先要進行方案論證、系統(tǒng)設(shè)計和器件選擇等準備工作。設(shè)計輸入通常有以下幾種形式 : 設(shè)計準備 設(shè)計輸入： 1. 原理圖 2. 硬件描述語言 設(shè)計處理： 1. 優(yōu)化，綜合 2. 適配，分割 功能仿真 時序仿真 器件編程 器件測試 陜西理工學院畢業(yè)論文（設(shè)計） 第 21 頁 共 61 頁 （ 1）原理圖輸入方式 原理圖輸入方式是一種最直接的設(shè)計描述方式，要設(shè)計什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來 ，畫出原理圖，這樣比較符合人們的習慣。普通 硬 件 描述語言有 ABEL,CUR和 LFM等，它們支持邏輯方程、真值表、狀態(tài)機等邏輯表達方式，主要用于簡單PLD的 設(shè)計輸入。具有很強的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計輸入庫之間的轉(zhuǎn)換非常方便，用不著對底層的電路和 PLD結(jié)構(gòu)的熟悉。波形編輯功能還允許設(shè)計人員對波形進行拷貝、剪切、粘貼、重復與伸展，從而可以用內(nèi)部節(jié)點、觸發(fā)器和狀態(tài)機建立設(shè)計文件，并將波形進行組合，顯示各種進制的狀態(tài)值，也可以將一組波形重疊到另一組波形上，對兩組仿真結(jié)果進行比較。如果發(fā)現(xiàn)錯誤，則返回設(shè)計輸入中修改邏輯設(shè)計。綜合的目的是將多個模塊化設(shè)計文件合并為一個網(wǎng)表文件，并使層次設(shè)計平面化 （ 3）適配和分割 確立優(yōu)化以后的邏輯能否與器件中的宏單元和 UO單元適配，然后將設(shè)計分 割為多個便于識別的邏輯小塊形式映射到器件相應(yīng)的宏單元中。布線以后軟件自動生成報告，提供有關(guān)設(shè)計中各部分資源的使用情況等信息。 器件編程側(cè)試 時序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。在線可編程的 PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。 FPGA 介紹 FPGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu) .按邏輯功能塊的大小分類， FPGA可分為細粒度FPGA和粗粒度 FPGA。根據(jù) FPGA內(nèi)部連線的結(jié)構(gòu)不同，可分為分段互連型 FPGA和連續(xù)互連型 FPGA兩類。一次編程型采用反熔絲開關(guān)元件，具有體積小、集成度高、互連線特性阻抗低、寄生電容小和高速度的特點，此外還具有加密位、防拷貝、抗輻射、抗干擾、不需外接 PROM或 EPROM的特點，但只能一次編程，比較適合于定型產(chǎn)品及大批量應(yīng)用， Actel公司和Quicklogic公司提供此類產(chǎn)品。 FPGA一般 由三種可編程電路和一個用于存放編程數(shù)據(jù)的 SRAM組成，這三種可編程電路是 :可編程 陜西理工學院畢業(yè)論文（設(shè)計） 第 24 頁 共 61 頁 邏輯塊 CLB(Configurable Logic Block)、輸入 /輸出模塊 IOB(1/0 Block)和互連資源 IR (Interconnect Resource)， Altera 公司可編程邏輯器件 [6] [1] Altera 公司是世界上最大的 PLD供應(yīng)商之一，其開發(fā)工具 MAX+PLUS1 1被認為是最優(yōu)秀的 PLD開發(fā)平臺之一。 AlteraCPLD/FPGA的特點 Altera 的 CPLD/FPGA具有良好的性能，極 高的密度和非常大的靈活性，除了具有一般 CPLD/FPGA的特點外，還具有改進的結(jié)構(gòu)，先進的處理技術(shù)，現(xiàn)代化的開發(fā)工具及多種宏功能模塊可選用等優(yōu)點。 （ 3)高性價比 由于 Altera公司不斷采用先進的產(chǎn)品開發(fā)與生產(chǎn)制造工藝，經(jīng)過 10多年成功經(jīng)驗的積累，使其產(chǎn)品開發(fā)技術(shù)及生產(chǎn)工藝等方面尤為先進，從而降低了產(chǎn)品成本，提高了產(chǎn)品性能。 （ 5)較短的開發(fā)周期 Altera公司的快速、直觀、易于使用的 Quartus和 Marx+plus 11軟件能大大縮短開發(fā)周期，從設(shè)計輸入、處理、檢驗和器件編程諸項工作一共只需幾小時。 ISP功能就是使用 CPLD/FPGA帶有的 JTAG測試端口，可以在一個獨立的生產(chǎn)過程中對器件進行編程，并對 PCB進行功能測試。 （ 2)高集成度 Altera公司的 CPLD/FPGA規(guī)模很大，在大容量和多 1/0引腳等方面擴大了 CPLD的使用范圍，為使用者將大規(guī)模的電路實現(xiàn)在一塊芯片中，為系統(tǒng)集成提供了條件。系列及屬于 FPGA 的 FLEX6K/8KIOK,APEX20K,AC EX1K ,APEX1 1M ercury,Ex calibur和 Stratix系列。 SRAM型 FPGA的突出優(yōu)點是可反復編程，系統(tǒng)上電時，給 FPGA加載不同的配置數(shù)據(jù)就可完成不同的硬件功能，甚至在系統(tǒng)運行中改變配置，實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)。連續(xù)互連型 FPGA是利用相同長度的金屬線，連接與距離遠近無關(guān)，布線延時是固定的和可預(yù)測的。粗粒度 FPGA的邏輯功能塊規(guī)模大，功能強，但資源不能充分利用。對于支持 JTAG技術(shù)，具有邊界掃描測試 BST(BandaryScan Testing)能力和在線編程能力的器件來說 ,測試起來就更加方便。器件編程需要滿足一定的條 件，如編程電壓、編程時序和編程算法等。由于不同器件的內(nèi) 部延時不一樣，不同的布局布線方案也給延時造成不同的影響，因此在設(shè)計處理以后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關(guān)系，估計設(shè)計的性能，以及檢查和消除競爭冒險等是非常有必要的。分割可全自動、部分或全部用戶控制，目的是使器件數(shù)目最少，器件之間通信的引腳數(shù)目最少。在設(shè)計處理過程中，編譯軟件將對設(shè)計輸入文件進行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件 . （ 1） 語法檢查和設(shè)計規(guī)則檢查 設(shè)計輸入完成后，首先進行語法檢查，如原理圖中有無漏連信號線，信號有無雙重來源，文本輸入 文件中關(guān)鍵字有無輸錯等各種語法錯誤，并及時列出錯誤信息報告供設(shè)計人員修改，然后進行設(shè)計規(guī)則檢驗，檢查總的設(shè)計有無超出器件資源或規(guī)定的限制，并將編譯報告列出，指明違反規(guī)則情況以供設(shè)計人員糾正。用戶所設(shè)計的電路必須在編譯之前進行邏輯功能驗證，此時的仿真沒有延時信息，對于初步的 功能檢測非常方便。波形設(shè)計輸入適用于時序邏輯和有重復性的邏輯 函數(shù)。其突出優(yōu)點有 :語言與工藝的無關(guān)性，可以使設(shè)計人員在系統(tǒng)設(shè)計、邏輯驗證階段便確立方案的可行性 。其主要優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整，缺點是效率低，特別是產(chǎn)品有所改動，需要選用另外一個公司的 PLD器件時，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個問題。一般采用自上而下的設(shè)計方法，也可采用傳統(tǒng)的自下而上的設(shè)計方法。與 ASIC相比， CPLD/FPGA具有設(shè)計周期短，設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定、可實現(xiàn)在線檢驗等優(yōu)點，已廣泛應(yīng)用于數(shù)字系統(tǒng)和數(shù)字產(chǎn)品的設(shè)計與生產(chǎn)中，可實現(xiàn)簡單如普通門電路， 如復雜 CPU的數(shù)字系統(tǒng)。早期的 PLD的一個 共同特點是可以實現(xiàn)速度特性良好的數(shù)字邏輯功能，但由于物理結(jié)構(gòu)較簡單，只能實現(xiàn)規(guī)模較小的數(shù)字電路。之后出現(xiàn)了稍復雜的 PLD，主要是可編程邏輯陣列 (PAL)和通用邏輯陣列 (GAL)，其中， GAL是在 PAL的基礎(chǔ) 上改進、提高的，可完成一些不太復雜的數(shù)字邏輯功能，一般集成度不超過 1000門。 圖 是 TopDown設(shè)計流程框圖 可編程邏輯器件 (PLD)及其設(shè)計方法 可編程邏輯器件 (PLD) PLD 的出現(xiàn)與 EDA技術(shù)的發(fā)展是密不可分的。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)上的錯誤，避免 陜西理工學院畢業(yè)論文（設(shè)計） 第 19 頁 共 61 頁 設(shè)計工作的浪費，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。這種設(shè)計方法開發(fā)周期長，效率低，風險大且可靠性差。 6) VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件結(jié)構(gòu)，不必管最終實現(xiàn)的目標器件是什么。 2) 比其他 HDL具有更強的行為描述能力。本次設(shè)計采用 VHDL語言。因為 VHDL語言的邏輯功能和延時特性與真實的物理元件完全一致，所以在仿真 陜西理工學院畢業(yè)論文（設(shè)計） 第 18 頁 共 61 頁 工具的支持下，用 HDL語言設(shè)計的數(shù)字電路或系統(tǒng)能驗證復雜數(shù)字系統(tǒng)物 9結(jié)構(gòu)的正確性，使設(shè)計的成功率達 100%。 20世紀 90年代以來，隨著 VHDL的標準化得到進一步確立，微電子技術(shù)以驚人的速度發(fā)展，計算機輔助工程，輔助設(shè)計和輔助分析在化子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用，超深亞微米工藝走向成熟，使百萬門以上的大規(guī)模可編程邏輯器件陸續(xù)面世，基于計算機技術(shù)的面向用戶的低成本大規(guī)模 ASIC設(shè)計技術(shù)的應(yīng)用也極大地促進了 EDA技術(shù)的發(fā)展，出現(xiàn)了以高級語言描述， 系統(tǒng)仿真和綜合技術(shù)為特征的第三代 EDA技術(shù)，不僅極大地提高了系統(tǒng)的設(shè)計效率，而且使設(shè)計人員擺脫了大量的輔助性及基礎(chǔ)性的工作，將精力集中于創(chuàng)造性的方案與概念的構(gòu)思上。這一階段，人們開始利用計算機取代手工