【正文】 td_logic。 architecture rt3 of jifei is begin process(clk2,start) begin if start=39。c1=1000。139。 if c3=1001 then c3=0000。 end if。 end if。 附錄 七 ： 模 8 計(jì)數(shù)器 VHDL 語言程序： 25 library ieee。 clk: in std_logic。039。139。 end if。 use 。 t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:in std_logic_vector(3 downto 0)。 when 0001 = seg=fei1。 when 0101 = seg=t1。 end process。 use 。 scan:out std_logic_vector(7 downto 0) )。 when 0010 = scan=11011111。 when 0110 = scan=11111101。 when 0001 = seg=0110000。 when 0101 = seg=1011011。 when others = seg=1111011。 附錄 十 ： 測試寫入固定值模塊 VHDL 語言程序：【測試寫入固定值模塊 VHDL 語言程序：測試各個(gè)硬件片子能不能正常顯示】 library ieee。 entity fuzhi is port( t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:buffer std_logic_vector(3 downto 0) )。 mile0=0011。 fei2=0101。s Shaanxi province pass through a stop on the ancient Silk Road, Gansu39。t have a formal stage. The audience just sat on the grass. Usually, the performances became a big party with local people joining in. For him, the rewarding part about touring isn39。80s. We sat on the back of pickup trucks for hours. The sky was blue, and we couldn39。 end behave。 fei0=0111。 architecture behave of fuzhi is begin t0=0001。 use 。 end process。 when 0111 = seg=1110000。 when 0011 = seg=1111001。 end case。 when 0100 = scan=11110111。 architecture behave of decode is begin process(qt,adr) begin case qt is when 0000 = scan=01111111。 adr:in std_logic_vector(3 downto 0)。 附錄 九 ： 數(shù)碼顯示 VHDL 語言程序： library ieee。 when others = seg=mile1。 when 0011 = seg=fei3。 end pianxuan。 use 。 end behave。 else qout=qout+1。 elsif(clk39。 end tm8。 use 。 end process。 end if。 end if。 if c1=1001 then c1=0000。 起步價(jià) 8 元 elsif clk239。 then c3=0000。 計(jì)費(fèi)開始信號 c0,c1,c2,c3: buffer std_logic_vector(3 downto 0))。 use 。 end process。 elsif ent1=39。 輸出信號 end kongzhi。 entity kongzhi is port(ent0,ent1:in std_logic。 附錄 五 ： 控制模塊 VHDL 語言程序： library ieee。 end if。 else en1=39。139。 else k0=k0+1。 then 里程計(jì)數(shù)開始 if k0=1001 then k0=0000。039。 if m1amp。 計(jì)時(shí)范圍 0~59 else m1=m1+1。 23 elsif stop=39。m1=0000。 then s 表示 start en1=39。event and clk1=39。 計(jì)費(fèi)單價(jià)使能信號 k1,k0: buffer std_logic_vector(3 downto 0)。 計(jì)費(fèi)開始信號 fin: in std_logic。 use 。 end if。 else p_1=p_1+1。 得 15hz 頻率信號 end if。139。039。clk_28=39。 begin process(clk_420) begin if (clk_42039。 1 分頻 end fenpin。 entity fenpin is port ( clk_420 :in std_logic。 附錄 三 ： 2 1 1HZ 的分頻模塊 VHDL 語言程序： library IEEE。 end if。139。 qt: buffer std_logic_vector(15 downto 0) )。 use 。 20 附錄 附錄一： 對照表 模 8 計(jì)數(shù)器輸出 qout[3..0]接的是片選模塊 qo[3..0]，從片選模塊 VHDL 程序即附錄七來看， （ 1）當(dāng) qo 輸出 0000 時(shí)，輸出 fei0，即費(fèi)用的角位； （ 2）當(dāng) qo 輸出 0001 時(shí)，輸出 fei1，即費(fèi)用的元位； （ 3）當(dāng) qo 輸出 0010 時(shí)，輸出 fei2，即費(fèi)用的十元位； （ 4）當(dāng) qo 輸出 0011 時(shí)，輸出 fei3，即費(fèi)用的百元位； （ 5）當(dāng) qo 輸出 0100 時(shí)，輸出 t0，即時(shí)間的個(gè)位； （ 6）當(dāng) qo 輸出 0101 時(shí)，輸出 t1，即費(fèi) 用的十位； （ 7）當(dāng) qo 輸出 0110 時(shí)，輸出 mile0，即時(shí)間的個(gè)位； （ 8）當(dāng) qo 輸出 0111 時(shí)，輸出 mile1，即時(shí)間的十位。 [12] 席礪莼，董麗梅，田夢周，閆宏偉 . 基于 VHDL 語言的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì) [J]. 現(xiàn)代電子技術(shù)， 2022 年第 3 期： 12~32。 [8] 趙巖嶺，劉春等 . 在 MAX+PLUSII 平臺下用 VHDL 進(jìn)行數(shù)字電路設(shè)計(jì) . 西安希典出版社， 2022： 123~130。 [4] 劉凡 . VHDL標(biāo)準(zhǔn)化的硬件設(shè)計(jì)語言 [J]. 計(jì)算機(jī)工程與應(yīng)用， 1998 年 01 期： 24。 還要感謝我的父母，給予我生命并給與我接受教育的機(jī)會，他們給我生活的關(guān)懷和精神上的鼓勵(lì)是我學(xué)習(xí)的動(dòng)力。從選題、定題、撰寫開題報(bào)告，到論文至今的初步定稿，倪老師始終認(rèn)真負(fù)責(zé)，督促指導(dǎo)，使我能夠按時(shí)完成任務(wù)?；叵脒@段求 學(xué)路，時(shí)而喜悅，時(shí)而惆悵。等候時(shí)間，用兩位數(shù)字顯示，顯示方式為 “XX”。 17 6 設(shè)計(jì)總結(jié) 設(shè)計(jì)結(jié)果 本設(shè)計(jì)采用硬件描述語言按自頂向下的方法，將一個(gè)大的系統(tǒng)分成幾個(gè)相對獨(dú)立的模塊分別設(shè)計(jì)，仿真，最后再整體仿真。 圖中 scan 從 7F 到下一個(gè) 7F 之間是一段， 7F、 BF、 DF、 EF、 F FB、 FD、 FE分別是選中從左到右依次 8 片數(shù)碼管來分別顯示 fei0， fei1， fei2， fei3， t0， t1， mile0，mile1， scan 垂直對應(yīng)下面一行 seg，再根據(jù) seg 段碼來判斷顯示的是 0—9 里的哪個(gè)數(shù)。 圖 414 模八計(jì)數(shù)器模塊元件原理圖 13 圖 415 片選模塊理圖 圖 416數(shù)碼顯示模塊元件原理圖 圖 417 測試寫入固定值模塊 圖 418 數(shù)碼模塊測試仿真電路圖 14 圖 419 功能級仿真結(jié)果 由圖 419 可見，隨著 clk 上升沿的到來， qt 就會 加 1， scan， seg 也會隨著 qt輸入的值相應(yīng)變化，即在車行駛過程中，根據(jù)所行駛的路程 ，所得的費(fèi)用，經(jīng)過譯碼分別在相應(yīng)的數(shù)碼管上顯示相應(yīng)的數(shù)值。 本次設(shè)計(jì)采用的是共陰數(shù)碼管來作為實(shí)驗(yàn)的顯示模塊，低電平有效，而且是利用動(dòng)態(tài)顯示的過程。如圖 411 及圖 412。如圖 48及圖 49。 計(jì)程部分：計(jì)算乘客所行駛的公里數(shù)，當(dāng)行駛里程大于 3km 時(shí)，本模塊中 en0 使能信號變?yōu)?1；當(dāng) clk1 每來一個(gè)上升沿，計(jì)程器就自增 1,計(jì)程器的量程為 99km，滿量程后自動(dòng)歸零。 10 clk_15 表示實(shí)現(xiàn) 15 次計(jì)數(shù)，系統(tǒng)時(shí)鐘周期為 1/420s 及 15 次計(jì)數(shù)所需要的時(shí)間為15*（ 1/420） s 則對應(yīng)頻率為 420/15=28HZ。 9 4 相關(guān)原理圖及設(shè)計(jì)文件 分頻模塊 分頻模塊是對系統(tǒng)時(shí)鐘頻率進(jìn)行分頻，如圖 41，得到 co 端輸出 420HZ 頻率的脈沖；然后再通過圖 42 的模塊對 420HZ 頻率的脈沖進(jìn)行分頻，分別得到 15HZ、 28HZ、1HZ 三種頻率，本設(shè)計(jì)中通過 15HZ、 28HZ、 1HZ 三種不同頻率的脈沖信號實(shí)現(xiàn)在計(jì)程車在行駛、等待兩種情況下的不同計(jì)費(fèi)；具體原理圖如圖 43。 （ 1）從設(shè)計(jì)目的來看，經(jīng)過研究和實(shí)際情況考慮，覺得還是第一種方案的設(shè)計(jì)目的比較符合實(shí)際情況，且對乘客和司機(jī)都相對公平。計(jì)量模塊采用 1HZ 的驅(qū)動(dòng)信號，計(jì)費(fèi)模塊采用 28HZ、 15HZ 的驅(qū)動(dòng)信號；計(jì)量模塊每計(jì)數(shù)一次，計(jì)費(fèi)模塊就實(shí)現(xiàn) 28 次或者 15 次計(jì)數(shù)，即為實(shí)現(xiàn)計(jì)時(shí)時(shí)的 元 /min、計(jì)程時(shí)的 元 /km 的收費(fèi)。系統(tǒng)有兩個(gè)脈沖輸入信號 clk_420hz、 fin，其中 clk_420hz 將根據(jù)設(shè)計(jì)要求分頻成 28hz、 15hz 和1hz 分別作為公里計(jì)費(fèi)和超時(shí)計(jì)費(fèi)的脈沖。 預(yù)計(jì)實(shí)現(xiàn)的功能 : 出租車計(jì)費(fèi)起價(jià)為 元，當(dāng)里程小于 3km 時(shí)，按起價(jià)費(fèi)用計(jì)算；當(dāng)里程大于 3km 時(shí)每公里按 元計(jì)算；等待累計(jì)時(shí)間超過 2 分鐘，按每分鐘 元計(jì)費(fèi)。 分頻模塊：它是對系統(tǒng)時(shí)鐘頻率進(jìn)行分頻。 本設(shè)計(jì)采用的是共陰極七段數(shù)碼管，根據(jù)十六進(jìn)制數(shù)和七段顯示段碼表的對應(yīng)關(guān)系，數(shù)碼管控制及譯碼顯示模塊將十進(jìn)制的輸入信號用七段數(shù)碼管顯示，由七段發(fā)光二極管組成數(shù)碼顯示器，利用字段的不同組合，可分別顯示 0～ 9。 第六步，仿真，分析實(shí)驗(yàn)結(jié)果的