【正文】 1 前言 課題研究背景 當(dāng)今社會是數(shù)字集成電路廣泛應(yīng)用的社會。專用集成電路的英文是 Application Specific Integrated Circuit, SIC 是其英文縮寫。正是可編程 ASIC 獨(dú)特的器件性能和應(yīng)用方式使擁護(hù)可“自制”大規(guī)模數(shù)字集成電路的理想成為現(xiàn)實(shí)。 MPU 技術(shù)的快 速滲透刺激了 MPU 外圍 LSI 器件的發(fā)展。由 MPU、存儲器和可編程 ASIC 這三個(gè)可編程的積木塊組成 現(xiàn)代電子系統(tǒng)已形成趨勢或潮流?？删幊踢壿嬈骷?PLD，Programmable Logic Device）自問世以來，經(jīng)歷了從 低密度的 PROM、 PLA、 PAL、 GAL到高密度的現(xiàn)場可編程門陣列 （ FPGA， Field Programmable Gate Array）和復(fù)雜 可編程邏輯器件 CPLD（ Complex Programmable Logic Device） ／的 發(fā)展過程。幾乎所有應(yīng)用門陣列、 PLD和中小規(guī)模通用數(shù)字集成電路的場合均應(yīng)用 FPGA和 CPLD器件。 CPLD 有 Xilinx公司 的 XC9500 系列 , Lattice 公司的 ispLSI/PLSI1000 系列和 MACH5 系列， Altera 公司的 MAX7000 系列和 MAX9000 系列等。 計(jì)算機(jī)技術(shù)的普及加速了電子設(shè)計(jì)自動化技術(shù)的進(jìn)程， EDA 開發(fā)系統(tǒng)的自動化和智能化程度也日臻完善。 Foundation Series 可編程器件開發(fā)系統(tǒng)是 Xilinx 公司設(shè)計(jì)的 EDA 工具，具有很強(qiáng)的開發(fā)和設(shè)計(jì)功能， 是電子設(shè)計(jì)不可 缺少的工具，他可以接受多種方式的輸入：原理圖輸入、文本輸入（硬件描述語言）、第三方 EDA 工具提供的接口等。 基于 CPLD的出租車自動計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 4 2 相關(guān)技術(shù)介紹 CPLD 簡介 復(fù)雜可編程邏輯器件 CPLD 與現(xiàn)場可編程門陣列 FPGA 都是在 PLA、 PAL、 GAL等邏輯器件的基礎(chǔ)上發(fā)展起來的。 CPLD 的基本結(jié)構(gòu) CPLD 的集成度在千門 /片以上，其基本結(jié)構(gòu)是由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成。 互連陣列要將來自 I/O 的信號和邏輯塊的輸出布線到器件內(nèi)任何邏輯塊的輸入。所以布通率與多路轉(zhuǎn)換器的輸入寬度有關(guān)，寬度愈大，所占面積增加，性能降低。其優(yōu)點(diǎn)是在系統(tǒng)斷電后 ,編程信息不丟失。一般情況下 CPLD 器件中至少包含三種結(jié)構(gòu) :可編程邏輯功能塊 (FB)。由于 FPGA 是門級編程 ,且 CLB 之間是采用分布式互連 。 (5) 電路設(shè)計(jì)人員使用 FPGA/CPLD 進(jìn)行電路設(shè)計(jì)時(shí) ,軟件易學(xué)易用。 XC9500 系列器件結(jié)構(gòu)簡述 XC9500 系列器件采用 ISP 技術(shù)。它采用了基于 Flash 的 技術(shù)，可以提供 10000 次以上編程 /擦除周期。 以下介紹一下 XC9500 系列的基本結(jié)構(gòu)。 功能塊的結(jié)構(gòu)框圖如圖 所示 基于 CPLD的出租車自動計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 7 圖 功能塊 FB 的結(jié)構(gòu)框圖 (2) 宏單元 (Macrocell) 通常宏單元由可編程的邏輯陣列 、乘積項(xiàng)分配器、可編程寄存器、數(shù)據(jù)選擇器以及一些相應(yīng)的簡單的門電路構(gòu)成。這些信號的任一個(gè)都可以通過編程選擇以統(tǒng)一的延時(shí)驅(qū)動 每個(gè) FB。 可編程 CPLD 芯片 XC9572 產(chǎn)品規(guī)格說明 XC9572 的特性 (1) 所有引腳提供 引腳 — 引腳邏輯延時(shí)； (2) 125MHz 計(jì)數(shù)頻率； (3) 具有 1600 個(gè)可用門的 72 個(gè)宏單元； 基于 CPLD的出租車自動計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 9 (4) 72 個(gè)用戶 I/O 引腳； (5) 5V ISP(內(nèi)部系統(tǒng)可編程 )； ① 可完成 10000 次編程 /擦除； 圖 IOB 結(jié)構(gòu)圖 ② 可完成所有商用電壓和溫度范圍的 編程 /擦除； (6)增強(qiáng)的引腳鎖定結(jié)構(gòu)； (7) 靈活的 36V 18 功能塊； ① 90 個(gè)乘積項(xiàng)可驅(qū)動功能塊內(nèi) 18 個(gè)宏單元的任意乘積項(xiàng)； ② 具有全局時(shí)鐘、乘積項(xiàng)時(shí)鐘、輸出使能及置位復(fù)位信號； (8) 擴(kuò)展的 IEEE Std 邊界掃描支持 (JTAG)； (9) 每個(gè)宏單元內(nèi)具有可編程功率轉(zhuǎn)換模式； 基于 CPLD的出租車自動計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 10 (10) 單個(gè)輸出時(shí)有轉(zhuǎn)換速率控制功能； (11) 用戶可編程地針功能； (12) 為設(shè)計(jì)保護(hù)提供的擴(kuò)展模式安全特性； (13) 高驅(qū)動的 24mA 輸出； (14) 或 5V 的 I/O 能力； (15) 先進(jìn)的 CMOS 5V 快速閃爍技術(shù)； (16) 支持多片的 XC9500 并行編程； (17) 支持 44 腳 PLCC， 84 腳 PLCC， 100 腳 PQFP 和 100 腳 TQFP 封裝形式。 VHDL 語言簡介 當(dāng)前，在國內(nèi)外應(yīng)用的硬件描述語言有許多種， VHDL 語言是應(yīng)用最廣泛的硬件描述語言之一。 VHDL 語言的優(yōu)點(diǎn) VHDL 語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和 圖 XC9572 結(jié)構(gòu)圖 已有設(shè)計(jì)的再利用功能。 由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計(jì)，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設(shè)計(jì)的規(guī)模和結(jié)構(gòu)。該系統(tǒng)提供一個(gè)非 常友好的用戶界面，具有很強(qiáng)的開發(fā)和設(shè)計(jì)功能。電子鐘程序的設(shè)計(jì)要有時(shí)分秒的計(jì)量及顯示，并且要有調(diào)節(jié)時(shí)間的功能。 電子鐘實(shí)現(xiàn)功能及要求： （ 1）在 LED數(shù)碼管上顯示時(shí) 、分、秒； （ 2）設(shè)置清零按鍵 clr， Clr信號有效時(shí)，使小時(shí)為 1和分鐘為 1； （ 3）設(shè)置小時(shí)調(diào)整按鍵，使小時(shí)加 1，設(shè)置分鐘調(diào)整按鍵，使分鐘加 1。 計(jì)時(shí)部分為：計(jì)算乘客等待時(shí)間，計(jì)時(shí)器量程為 59分 ，滿量程自動歸零。 （ 3）設(shè)計(jì)動態(tài)掃描顯示電路， 顯示出租車費(fèi)、等待時(shí)間、行駛路程。這樣硬件設(shè)計(jì)則主要包括這幾部分：頻率信號源、鍵盤、功能芯片 XC957 數(shù)碼管 顯示 、顯示 位 驅(qū)動電路及數(shù)碼管 段選驅(qū)動 電路。 鍵盤控制電路如圖 。 通過三極管 9012 對基極電流的放大 使 數(shù)碼管 a、 b、c、 d、 e、 f、 g 各個(gè)顯示段點(diǎn)亮，各個(gè)顯示段則由 cx9572 輸出不同的數(shù)值碼，來組成不同數(shù)字。 也由 cx9572 的I/O 輸出的不同數(shù)值來循環(huán) 掃描 點(diǎn)亮 數(shù)碼管。 控制模塊是系統(tǒng)的核心部分，對計(jì)價(jià)器的狀態(tài)進(jìn)行控制。 電子鐘程序設(shè)計(jì) 電 子鐘原理圖如圖 所示 。 h_add 信號有效時(shí)，小時(shí)數(shù)字加 1。 scanclk 信號為 LED 數(shù)碼管的 動態(tài)掃描 信號。小時(shí)位在累加到 12 時(shí)則清 0， 在累加時(shí) 同時(shí) 還要判斷調(diào)節(jié)信號 （ h_add、 m_add） 是否為 0，不為 0 時(shí)則為電子鐘調(diào)節(jié) ，調(diào)節(jié)信號每來一個(gè)上升沿，對應(yīng)的分或小時(shí)加 1。 整個(gè)計(jì)費(fèi)過程可以歸總到一個(gè)流程圖中， 設(shè)定 K0 為計(jì)價(jià)器啟動 start 鍵。當(dāng)判斷到有等待信號時(shí)，開始途中等待計(jì)價(jià)模式，開始等待時(shí)間計(jì)時(shí)。m0=59 且 s1amp。s0 清 0 Y N Y N 分鐘位清 0 是否為 59 基于 CPLD的出租車自動計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 22 圖 控制模塊 如圖 。輸出三位，公里顯示三位，后面的計(jì)價(jià)模塊要根據(jù)計(jì)程模塊的輸出計(jì)價(jià)。 計(jì)價(jià)初始值為 6 大于 3 公里后，每公里為 1 元。 計(jì) 價(jià) 模 塊 百元 Cha3[30] 十元 Cha2[30] 元 Cha1[30] 角 Cha0[30] f（ f10,f15） start 基于 CPLD的出租車自動計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 27 動態(tài)顯示模塊 數(shù)碼管由循環(huán)控制信號 row控制循環(huán) 掃描 點(diǎn)亮 。 f15 代表等待單價(jià)為 元每分clk row 000 001 010 011 100 101 金額最低位 c0 累加 f10一秒 控制信號en1=1 預(yù)置 起價(jià) 6 元 金額最低位 c0 累加 f15一秒 Y Y N N 圖 計(jì)價(jià)模塊程序流程圖 控制信號en0=1 金額不變 總金額加 10 次加 1 元 總金額加 15 次加 元 基于 CPLD的出租車自動計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 28 鐘， f10 代表里程單價(jià)為 1 元每分鐘。 圖 數(shù)字電子鐘初始化仿真圖 圖 數(shù)字電子鐘模塊程序仿真圖 基于 CPLD的出租車自動計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 29 出租車計(jì)價(jià)。 圖 為數(shù)字電子鐘初始化仿真圖， CLR 為低清零時(shí)，分鐘顯示為 1，小時(shí)顯示為1。 秒分頻模塊 VHDL 程序仿真圖如圖 。 金額的累加由控制信號 en0 和 en1 來控制，當(dāng)控制模塊控制信號輸出為 en0=1 時(shí)則累加公里單價(jià)信號f10,f10 為 10Hz 信號，累加 1 秒鐘則金額加 1 元，當(dāng)控制信號為 en1=1 時(shí)則累加公里單價(jià)信號 f15,f15 為 15Hz 信號，累加 1 秒鐘則金額加 元。 當(dāng)計(jì)到 99 時(shí)等待時(shí)間高低位全部清 0。 計(jì)量模塊分三部分：計(jì)價(jià)模塊、計(jì)時(shí)模塊、計(jì)程模塊。h0 清 0 s1amp。我們在這里當(dāng)?shù)却^程中沒有超過免費(fèi)等待時(shí)間 2 分鐘不累加總金額，當(dāng)超過等待時(shí)間 2 分鐘時(shí)，按等待單 價(jià)累加到總金額上，但總路程不加。 K2 為等待信號 stop_wait， K2 為 1 為等待狀態(tài)，為 0 為行使?fàn)顟B(tài)。 計(jì)價(jià)部分程序設(shè)計(jì) 系統(tǒng)分頻模塊產(chǎn)生 15Hz、 10Hz 和 1Hz 三種頻率時(shí)鐘信號。當(dāng) s0 計(jì)到 9 時(shí)則 s1 加 1，當(dāng) s0 和 s1 分別為 9 和 5 時(shí)，則 m0 加 1，同時(shí) s0、 s1 清 0。 m_add 信號有效時(shí)，分鐘數(shù)字加 1。 f1 為 系統(tǒng) 分頻模塊產(chǎn)生 的 1s 時(shí)鐘信號。 動態(tài)掃描 /譯碼顯示模塊完成電子鐘、計(jì)費(fèi)、計(jì)時(shí)、計(jì)程數(shù)據(jù)顯示。 1 2 3 4 5 6ABCD654321DCBAT i t l eN u m be r R e v i s i o nS i z eBD a t e : 1 9 J u n 2 0 06 S he e t o f F i l e : H : \ S h e e t 2. D D B D r a w n B y:IO1IO2IO3IO4I O / G C K 15I O / G C K 26I O / G C K 37IO8IO9IO35IO36IO37IO38I O / G S R39I O / G T S 240I O / G T S 142IO43IO44IO11IO12IO13IO14IO18IO19IO20IO22IO24IO25IO26IO27IO28IO29IO33IO34T C K17T D I15T M S16T D O30V C C I N T21GND10U?X C 9 57 2 7 P C 4 4 C ( 4 4 )1 2 3 4 56710 9 8S M 21 2 3 4 56710 9 8S M 31 2 3 4 56710 9 8S M 41 2 3 4 56710 9 8S M 5E E EE D D D DT2 T3 T4 T5C C C CG G G GF F F FT2 T3 T4 T5A A A AB B B B1 2 3 4 56710 9 8S M 61 2 3 4 56710 9 8S M 71 2 3 4 56710 9 8S M 81 2 3 4 56710 9 8S M 91 2 3 4 56710 9 8S M 1R 1 311KR 1 331KR 1 351KR 1 371KR 1 391KR 1 411KR 1 431KPNP1PNP2PNP3PNP4