【正文】 語義的檢查，并轉(zhuǎn)換為某種中間數(shù)據(jù)格式。 比較而言， VHDL 是一種高級語言適用于電路高級建模，綜合的效率 和效果較好。使用可編程邏輯器件可大大簡化硬件系統(tǒng)、降低成本、提高系統(tǒng)的可靠性、靈活性。它是目前嵌入式應(yīng)用領(lǐng)域的熱門話題， SoC 大大縮小了系統(tǒng)體 積，便于管理和屏蔽。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個 電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。歸納起來 ,VHDL 語言主要具有以下優(yōu)點： (1) VHDL 語言功能強大，設(shè)計方式多樣 VHDL 語言具有強大的語言結(jié)構(gòu) , 只需 采用簡單明確的 VHDL語言程序就可以描述十分復(fù)雜的硬件電路。 既支持模塊化設(shè)計方法 , 也支持層次化設(shè)計方法。 VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。當硬件電路的設(shè)計描述完成以后， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 VHDL 程序組成部分 全部的 VHDL 程序由實體（ Entity）、構(gòu)造體 (Architecture)、配置（ Configuration）、包集合（ Package）、庫（ Library） 5 個部分組成。 (4) 包集合 存放各設(shè)計模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 (4) 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 FPGA 可靈活應(yīng)用 I/O 單元的可編程模式，即通過 軟件 的靈活配置，可以適配不同的電氣標準與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。 FPGA 內(nèi)部查找表一般為 4輸入（注： altera stratix II 的自適應(yīng)邏輯模塊 ALM 結(jié)構(gòu)比較特殊），查找表一般完成純組合邏輯功能。例如， altera 可編程邏輯單元通常被稱為 LE（ logic element，邏輯單元），由一個 register 加一個 LUT 構(gòu)成 。 （ 3）嵌入式 RAM 可靈活配置為單口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等常用存儲結(jié)構(gòu)。 xilinx 常見的塊 RAM 大小是 4kbit和 18Kbit， Lattice 常用的塊 RAM 大小是 9Kbit， altera 的塊 RAM 最為靈活，一些高端器件內(nèi)部同時含有 3種塊 RAM 結(jié)構(gòu)，分辨是 M512 RAM（ 512bit）， M4K RAM（ 4Kbit）， MRAM（ 512Kbit）。 （ 5）底層嵌入功能單元 PLL（ phase locked loop）、 DLL（ delay locked loop）、 DSP、 CPU 等可以通過在綜合、實現(xiàn)步驟的約束文件中編寫約束屬性來完成時鐘模塊的約束。 （ 6）內(nèi)嵌專用硬核 通用性相對較弱，不是所有 FPGA 器件都包含硬核。 前者主要指低成本 FPGA，后者主要指某些高端 通信 市場的可編程邏輯器件。 Altera 公司在推出各種 CPLD 的同時，也在不斷地升級相應(yīng)的開發(fā)工具軟件，已從早起的第一代 A+PLUS、第二代 QUARTUS 發(fā)展到第三代 QUARTUSⅡ和第四代 Quartus。 QUARTUSⅡ軟件可以在基于 PC 機的操作系統(tǒng)如 Windows9 Windows9Windows20 Windows NT 下運行，也可以在 Sun SPAC station 等工作站上運行。 (3) 模塊組合式 工具軟件。 (5) 支持硬件描述語言。調(diào)用庫單元進行設(shè)計，可以大大減輕設(shè)計人員的工作量，縮短設(shè)計周期。 QUARTUSⅡ是一種層次設(shè)計工具，可根據(jù)實際情況靈活地使用最適合每一層次的設(shè)計方法。 (3) 項目校驗 QUARTUSⅡ提供的設(shè)計校驗過程包括仿真和定時分析，項目編譯后，為確保設(shè)計無誤，要再用專用軟件進行仿真。 設(shè)計流程 使用 QUARTUSⅡ進行可編程邏輯器件開發(fā)主要包括 4個階段：設(shè)計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和定時分析）和器件編程，流程如圖 11 所示： 圖 11 設(shè)計流程圖 設(shè)計要求 設(shè)計輸入 編譯處理 驗證 器件編程 器件測試 系統(tǒng)產(chǎn)品 設(shè)計修改 畢業(yè)設(shè)計（論文） 數(shù)字電壓表 10 第二章 系統(tǒng)設(shè)計與實現(xiàn) 設(shè)計任務(wù)和要求 利用 FPGA 與模數(shù)轉(zhuǎn)換器 ADC0804 設(shè)計一個數(shù)字電壓表，能夠測量 0到 5V 之間的直 流電壓，用三個數(shù)碼管顯示被測電壓，要求精確到小數(shù)點后兩位數(shù)字。由于數(shù)字電壓表具有讀數(shù)準確方便、精度高、誤差小、靈敏度高和分辨率高、測量速度快等特點備受青睞。系統(tǒng)結(jié)構(gòu)框圖如圖21所示。 ADC0804 的工作時序如圖 23 所示，當片選信號 CS/與寫輸入信號 WR/同時為低電平時 ,A/D 轉(zhuǎn)換器啟動，在 WR/上升沿后 100us 完成模數(shù)轉(zhuǎn)換，轉(zhuǎn)換結(jié)果存入芯片內(nèi)部的輸出信號鎖存器，如圖 23（ a）所示。同時，把讀取的 8 位二進制數(shù)據(jù)轉(zhuǎn)換成便于輸出的 3 位 LED 斷碼送給 LED 數(shù)碼管顯示。 表 2 1 A D C 0 8 0 4 轉(zhuǎn) 換 數(shù) 據(jù) 與 實 際 電 壓 值 對 應(yīng) 關(guān) 系 地 址 高 四 位 高 四 位 高 四 位 地 址 低 四 位 低 四 位 低 四 位字 節(jié) 電 壓 值 B C D 碼 字 節(jié) 電 壓 值 B C D 碼 0 0 H 0 0 0 0 0 . 0 0 0 0 0 0 H 2 0 H 0 0 0 0 0 . 0 0 0 0 0 0 H0 2 H 0 0 0 1 0 . 0 3 0 0 3 2 H 2 2 H 0 0 0 1 0 . 0 2 0 0 0 2 H0 4 H 0 0 1 0 0 . 6 4 0 0 6 4 H 2 4 H 0 0 1 0 0 . 0 4 0 0 0 4 H0 6 H 0 0 1 1 0 . 9 6 0 0 9 6 H 2 6 H 0 0 1 1 0 . 0 6 0 0 0 6 H0 8 H 0 1 0 0 1 . 2 8 0 1 2 8 H 2 8 H 0 1 0 0 0 . 0 8 0 0 0 8 H0 A H 0 1 0 1 1 . 6 0 0 1 6 0 H 2 A H 0 1 0 1 0 . 1 0 0 0 1 0 H0 C H 0 1 1 0 1 . 9 2 0 1 9 2 H 2 C H 0 1 1 0 0 . 1 2 0 0 1 2 H0 E H 0 1 1 1 2 . 2 4 0 2 2 4 H 2 E H 0 1 1 1 0 . 1 4 0 0 1 4 H1 0 H 1 0 0 0 2 . 5 6 0 2 5 6 H 3 0 H 1 0 0 0 0 . 1 6 0 0 1 6 H1 2 H 1 0 0 1 2 . 8 8 0 2 8 8 H 3 2 H 1 0 0 1 0 . 1 8 0 0 1 8 H1 4 H 1 0 1 0 3 . 2 0 0 3 2 0 H 3 4 H 1 0 1 0 0 . 2 0 0 0 2 0 H1 6 H 1 0 1 1 3 . 5 2 0 3 5 2 H 3 6 H 1 0 1 1 0 . 2 2 0 0 2 2 H1 8 H 1 1 0 0 3 . 8 4 0 3 8 4 H 3 8 H 1 1 0 0 0 . 2 4 0 0 2 4 H1 A H 1 1 0 1 4 . 1 6 0 4 1 6 H 3 A H 1 1 0 1 0 . 2 6 0 0 2 6 H1 C H 1 1 1 0 4 . 4 8 0 4 4 8 H 3 C H 1 1 1 0 0 . 2 8 0 0 2 8 H1 E H 1 1 1 1 4 . 8 0 0 4 8 0 H 3 E H 1 1 1 1 0 . 3 0 0 0 3 0 H （ 1） 查表法的設(shè)計思路如下：由表 21的對應(yīng)關(guān)系，編一個查表程序，表內(nèi)預(yù)先存放電畢業(yè)設(shè)計（論文） 數(shù)字電壓表 13 壓值對應(yīng)的 BCD 碼，在進行十進制數(shù)相加即可得最終電壓值的 BCD 碼。 0110 ＋ 1000 6 1110 大于 1001 ＋ 8 ＋ 0110 加 0110 修正 14 0001 0100 （ 14） d 的 BCD 碼 圖 25 BCD 碼運算示例 例如：從 AD0804 上取得的數(shù)據(jù)為“ 11011110”，高四位 1101 對應(yīng) 的電壓值為 ,其對應(yīng)的 BCD 編碼為“ 0100 0001 0110”，低四位 1110 對應(yīng)的電壓值為 ,其對應(yīng)的BCD 編碼為“ 0000 0010 1000”。如果采用計算法實現(xiàn)數(shù)據(jù)處理， FPGA 設(shè)計中需采用乘法、除法電路才能實現(xiàn)數(shù)據(jù)處理。 程序設(shè)計中用 int、 qint 表示 INTR/。 畢業(yè)設(shè)計（論文） 數(shù)字電壓表 14 case sta is when s0=cs=’ 0’ 。s0 狀態(tài)，啟動 ADC0804 when s1=cs=’ 1’ 。 else sta=s1。rd=’ 0’ 。rd=’ 1’ 。 數(shù)據(jù)處理模塊的設(shè)計 計算法進行數(shù)據(jù)處理模塊的設(shè)計 根據(jù)前述的設(shè)計原理可知，計算法對數(shù)據(jù)進行處理需要用到無符號數(shù)乘法和除法，因此在 VHDL 程序設(shè)計中需要調(diào)用 std_logic_arith 庫以及 std_logic_unsigned 庫。由于 5V 參考電源下的被測電壓應(yīng)小于 5V，以最大 5V 為例，顯示對數(shù)據(jù)的各 7位應(yīng)由 500 對 10 取模獲得，而 500 需要用 9 位二進制數(shù)表示，所以應(yīng)生成一個被除數(shù)和除數(shù)均為 9 位的除法元件，在 VHDL 程序中采用元件例化的方法調(diào)用該除法元件即可。 商 remain:out std_logic_vector(8 downto 0) 余數(shù) )； end ponent。若數(shù)據(jù)的存儲采用表 21所示的存儲方式，低端地址 00H～ 1F 存儲高四位對應(yīng)的電壓值，高端地址 20H～ 3F 低四位對應(yīng)的電壓值，且每個電壓值占用 2個字節(jié)，以 BCD 碼的形式存儲，則 ROM 中得初始化數(shù)據(jù)如圖 26所示。 q :out std_logic_vector(7downto 0) )。 U2:lpm_rom0 port map(address=address_h,clock=qclk,q=data_h(15 downto 8))。程序設(shè)計時可從低 四位到高四位進行調(diào)整 。D a t a _ s u m ( 1 1 d o w n t o 8 ) = ” 1 0 0 1 ”V o l t a g e ( 1 1 d o w n t o 8 ) = d a t a _ s u m ( 1 1 d o w n t o 8 ) + ” 0 1 1 0 ” + 1 。D a t a _ s u m ( 7 d o w n t o 4 ) ” 1 0 0 1