【正文】 示所接收到的頻率的大小。 在生產(chǎn)制造企業(yè)中，頻率計廣泛的應用于生產(chǎn)線的生產(chǎn)測試中。 得益于大規(guī)模、超大規(guī)模數(shù)字集成電路技術(shù)、數(shù)據(jù)通信技術(shù)以及單片機技術(shù)的結(jié)合，數(shù)字頻率計發(fā)展進入了智能化和微型化的嶄新階段?？刂坪诵膯纹瑱C對整個測試系統(tǒng)進行控制，包括對鍵盤信號的讀入與處理；對 CPLD 測量過程的控制、測量結(jié)果數(shù)據(jù)的處理；最后將測量結(jié)果送 LED 顯示輸出。現(xiàn)分別敘述其特點。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。為彌補 PLD 只能設計小規(guī)模電路這一缺陷， 20 世紀 80 年代中期，推出了復雜可編程邏輯器件 CPLD。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分。 ③在編程上 FPGA 比 CPLD 具有更大的靈活性。 ⑤ CPLD 比 FPGA 使用起來更方便。這是由于FPGA 是門級編程，并且 CLB 之間采用分布式互聯(lián)，而 CPLD 是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。其優(yōu)點是可以編程任意次，可在工作中快速編程，從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。而等精度數(shù)字頻率計涉及到的計算包括加、減、乘、除，耗用的資源比較大，因此，我選擇用定時精確和具有高速性、使用方便的 CPLD 來完成頻率計。 方案 2． LED 顯示 LED（ Light Emitting Diode）， 發(fā)光二極管，簡稱 LED,，是一種能夠?qū)㈦娔苻D(zhuǎn)化為可見光的固態(tài)的半導體器件，它可以直接把電轉(zhuǎn)化為光。 LED 在低光度下能量轉(zhuǎn)換效率高即較 LCD 省電； LED 反應時間短、穩(wěn)定性好，使用壽命長； LED 耐振動和耐沖擊能力強；體積小，重量輕，適用性強；便于聚焦；單色性強； 綠色 環(huán)保 綜上述 LED 的優(yōu)勢，本次設計顯示部分用 LED最合適。 矩陣按鍵：在 鍵盤中按鍵數(shù)量較多時，為了減少 I/O 口的占用，通常將按鍵排列成 矩陣 形式 。 1 量化誤差的影響，而將系統(tǒng)頻率基準或時間基準的誤差暫時忽略不計，輸入通道的誤差也暫時忽略不計。 1 量化誤差對直接測頻、測周期法所引入的相對測試誤差的大小是隨被測頻率而變化的，且變化關(guān)系正好相反，因此可以找到一個中介頻率 fm，對低于 fm 的信號的頻率不采用直接測頻發(fā)，而改為測周期，并通過換算求頻率，對高于 fm 的信號的頻率仍然采用直接測頻法；類似的，對高于 fm 的信號的頻率不采用直接測周期法，而改為測頻率，并通過換算求周期，對低于 fm 的信號的頻率 仍然采用直接測周期法。 1 量化誤差，使測量精度大大提高。因此我們決定選用多周期同步測量法來實現(xiàn)該頻率計。在基本要求部分給定的信號最小值為 ，而在發(fā)揮部分又提出了要能測量小信 號的要求，可將最小信號的值定為 。 ⑵ 多周 期同步等精度測量控制及功能切換邏輯 由于該系統(tǒng)全是數(shù)字電路，采用 CPLD 器件來實現(xiàn)這部分比較方便。 178。 MAX7000 系列是以第二代 MAX 結(jié)構(gòu)為基礎的基于 EEPROM 的可編程邏輯器件。（在系統(tǒng)可編程電路與 IEEE 1532 標準兼容）；⑶、包括 的MAX7000 系列器件和基于在系統(tǒng)可編程 的 MAX7000S 系列器件；⑷、MAX7000S 系列器件有 128 或更多宏單元作為內(nèi)置 JTAG邊界掃描測試電路；⑸、邏輯密度為 600 到 5000 個可用邏輯門組成的完整的 EPLD 族；⑹、計數(shù)頻率達到 （包括互聯(lián)時），管腳之間的邏輯時延為 5ns；⑺、支持周邊元件擴展接口（ PCI）兼容器件。 功能：在本設計電路中 16 位 計數(shù)器是設計的最底層，而計數(shù)器組、譯碼器、控制器、分頻器位設計的第二層，脈沖計數(shù)器組裝程序為設計的最高層，復雜可編程邏輯器件（ CPLD）幾乎可適用于所有的門陣列和各種規(guī)模的數(shù)字集成電路，它以其編程方便、集成度高、速度快、價格低等特點越來越受到設計者的歡迎，本設計中選用的 CPLD 為 ALTERA 公司的 EPM7128SLC847 屬于 MAX7000 系列，是工業(yè)界速度最快的高集成度可編程邏輯器件，本設計中 CPLD 開發(fā)軟件用 10 MAXPLESⅡ ,該軟件是一個完全集成化、易學易用的可編程邏輯設計環(huán)境。每組脈沖發(fā)生器中有三個 8 位鎖存器、一個 16 位可置數(shù)計數(shù)器 和一個 8 位可置數(shù)計數(shù)器。 圖 EPM7128SLC847 管腳圖 表 31 為 MAX7000S 器件的資源 。所有 I/O 引腳都有一個三態(tài)緩沖器，它能由全局輸出使能信號控制，或者把使能端直接連到地（ GND）或電源（ Vcc）上。 圖 I/O 控制塊的結(jié) 構(gòu)圖 2. 可編程 互連 陣列 12 可編程 互連 陣列（ PIA）是將各邏輯陣列塊 （ LAB） 相互連接構(gòu)成所需邏輯的布線通道。一個 EEPROM 單元控制著 2個輸入 “與 ”門的 一個輸入端信號，用來選擇一個可編程 互連 陣列（ PIA）信號，使其進入相應的邏輯陣列塊 （ LAB） 。 MAX7000S 結(jié)構(gòu)還允許共享和并行擴展乘積項（擴展），直接為同一個邏輯陣列塊 （ LAB） 中的任意宏單元提供額外的乘積項。每個共享擴展乘積項可被 LAB 內(nèi)任何（或全部）宏單元使用和共享，以實現(xiàn)復 雜的邏輯函數(shù)。并聯(lián)擴展項允許多達 20個乘積項直接饋送到宏單元的 “或 ”邏輯，其中 5個乘積項是由宏單元本身提供的， 15個并聯(lián)擴展項是由邏輯陣列塊 （ LAB） 中相鄰宏單元提供。宏單元的結(jié)構(gòu)框圖如圖 。這個 “可共享 ”的乘積項能夠連到同一個邏輯陣列塊 （ LAB） 中任何其他乘積項上。每個 LAB 包含 16個宏單元，多個 LAB 通過可編程連線陣列 PIA和全局總線連接在一起。 頻率周期的測量 如圖 ， fX為輸入信號頻率， fc量為時鐘脈沖的頻率。1量化誤差。即敘述為 預置閘門 I/O1為給定的，當被測信號 fx為上升沿時， D1觸發(fā)器輸出為高電平 1， Q1輸出的信號分兩路，一路通過二選一數(shù)據(jù)選擇器，送入 INT0，觸發(fā)定時器開始定時；一路通過二選一數(shù)據(jù)選擇器打開閘門 A、 B，閘門 A打開，被測信號開始計數(shù)，閘門 B打開，基準信號 fc開始計數(shù)。該同步電路的觸發(fā)時鐘由輸入通道 A的輸出經(jīng)兩級反向器延時后得到，該同步電路的輸出 UQ2首由計數(shù)器 A直接計數(shù)，同時還作為閘門 B的開門信號，由計數(shù)器 B記錄通過閘門 B的時鐘脈沖的數(shù)目，最后將兩個計數(shù)器所計得的數(shù)送 CPLD運算電路進行處理，便可獲得欲測量時間間隔 16 的值。 在進行測量時輸入信號的上升沿觸發(fā) D觸發(fā)器，閘門打開，同時計數(shù)器開始計數(shù)。則測量原理為 :I/O1為預置閘門信號，被測信號 fx信號分兩路，一路接 D1觸發(fā)器，一路接D2觸發(fā)器的清零端。閘門 B開，開始計數(shù)基準信號的脈沖數(shù)。 因此 A、B兩個計數(shù)器就在同一閘門時間 T內(nèi)分別對 fX和 fc來進行計數(shù)得到 NA、 NB，得到脈寬為： 脈寬﹦ (NB/NA) *脈寬（基準） 圖 脈沖寬度測量波形圖 鍵盤模塊 圖 ，因為按鍵數(shù)量較少，所以采用獨立式按鍵結(jié)構(gòu) 。按鍵的消抖用軟件延時的方法實現(xiàn)。amp。 AT89C51 的 P3. 0 口為數(shù)據(jù)輸出線，數(shù)據(jù)經(jīng) 8 片串入并出 74LS164 以串行方式送入 LED(數(shù)據(jù)從最右端串行移入 )，每片 74LS164 驅(qū)動一只 LED。所謂靜態(tài)顯示，就是每一個顯示器都要占用單獨的具有鎖存功能的 I/O 接口用于筆劃段字形代碼。其中 A、 B（第 2腳）為串行數(shù)據(jù)輸入端， 2個引腳按邏輯與運算規(guī)律輸入信號，共一個輸入信號時可并接。 Q1?Q8（第 36和 1013 引腳）并行輸出端分別接 LED 顯示器的 dg在給出了 8個脈沖后，最先進入 74LS164 的第一個數(shù)據(jù)到達了最高位，然后再來一個脈沖會有什么發(fā)生呢？再來一個脈沖，第一個脈沖就會從最高位移出，搞清了這一點，下面讓我們來看電路， 8 片 7LS164 首尾相串，而時鐘端則接在一起，這樣，當輸入 8 個脈沖時，從單片機 RXD 端輸出的數(shù)據(jù)就進入到了第一片 74LS164 中了，而當?shù)诙€ 8 個脈沖到來后，這個數(shù)據(jù)就進入了第二片 18 74LS164，而新的數(shù)據(jù)則進入了第一片 74LS164，這樣，當?shù)诎藗€ 8 個脈沖完成后，首次送出的數(shù)據(jù)被送到了最左面的 74LS164 中，其他數(shù)據(jù)依次出現(xiàn)在第一、二、三、四、五、六、七、八片 74LS164 中。本設計采用 5V 電源電壓供電，直流穩(wěn)壓電源一般由電源變壓器、整流濾波電路以及穩(wěn)壓電路所組成。因而再整流、濾波電路之后，還需接穩(wěn)壓電路。 D8 為大電流保護二極管，防止在輸入端偶然短路到地時，輸出端大電容上存儲的電壓反極性加到輸出、輸入端之間而損壞芯片。T R A N S1432D 3C 4D 5 D 6穩(wěn) 壓 器 7 8 0 5123IOG+2 2 0 VU 1 4D 42 2 0 0 181。 F5 1 0 ΩD 7L E DD 8 I N 4 0 0 5 圖 電源電路 20 第四章 軟件電路設計 程序框圖 主程序流程 主程序流程圖如圖 所示 N Y 圖 主程序流程圖 如圖主程序流程圖，在系統(tǒng)初始化后，將測量信號及初始化信號顯 示于 LED顯示器，由顯示結(jié)果判斷初始化的正確。 中斷源：是指引起中斷原因的設備或部件，或發(fā)生中斷請求信號的源泉。 中斷過程：中斷過程一般包括中斷請求、中斷響應、中斷處理、中斷返回四個過程。 ④ 中斷返回 當中斷結(jié)束后，中斷自動返回。 22 程序 分頻器模塊程序 （ FPQ 部 分 ): Library ieee。 Clk_1hz:out_std_logic)。 Variable q: ubteger :=0。 then If q=2097151 then r:=not r。 clk_1hz=r。 （ FPQ128 部分）： Library ieee。 cld_128hz:out std_logic)。 variable q: integer :=0。 then if q=131071 then r:=not r。 23 clk_128hz=r。 （ FPQ512 部分）： Librara ieee。 clk_512hz:out std_logic)。 Variable q: integer :=0。 then if q=32767 then r:=not r。 clk_512hz=r。 （ FPQ1024 部分）： Library ieee。 clk_1024hz:out std_logic)。 variable q: integer :=0。 then if q=16383 then r:=not r。 24 clk_1024hz=r。 計數(shù)器模塊程序 （ 1） library ieee。 en:in std_logic。 architecture art of count is ponent cb10 port(clk,en,clr:in std_logic。 signal clk3:std_logic。 clk4=not qc(3)。 u4:cb10 port map(clk4,en,clr,qd)。 use 。 architecture art of cb10 is begin process(clk,clr,en) begin 25 if clr=39。139。 end if。 end art。 qa,qb,qc,qd:in std_logic_vector(3 downto 0)。 ponent bcd7 port(bcd:in std_logic_vector(3 downto 0)。event and lock=39。 qcl=qc。 u0:bcd7 port map(qal,leda)。 end art。 led:out std_logic_vector(7 downto 0))。 頻率計測試模塊程序 LIBRARY IEEE； USE ； USE ； ENTITY FFFCHECK IS PORT(CHEKF， FINPUT， CHOICE： IN STD_LOGIC； START, CLRTRIG FSTD,TF:IN STD_LOGIC； SEL:。 architecture art of bcd7 is begin led=00111111 when bcd=0000 else 00000110 when bcd=0001 else 01011011 when bcd=0010 else 01001111 when bcd=0011 else