【正文】 。 then sec=00000000。 ―― 分輸出端 Ensec:out std_logic)。 7 Use 。 End。039。ensec=39。 ―― 對秒計時器置 s1的數(shù) Elsif clk39。 then sec=00000000。 ―― 秒輸出端 Ensec:out std_logic)。 Use 。 報時模塊（ alarm1）的功能是當整點（將 min作為該模塊的輸入信號， min=00）時， alarm輸出高電平，并且持續(xù) 1分鐘。 clkh為驅動時計時器工作的時鐘，與 enmin相連接； hour為時計時器的輸出； enhour為時計時器的進位信號，作為下一級的時鐘輸入信號。其中 reset為清 0信號，當 reset為 0時，分計時器清 0； set 為置數(shù)信號，當 set動態(tài)顯示電路 計時器 秒計時器 分計時器 時計時器 星期計時器 整點報時 重置時間 6 為 0時，分計時器置數(shù)，置 m1的值。 工作模式如圖： 數(shù)字鐘的 模塊 設計方案 秒計時器（ second1）是由一個 60進制的計數(shù)器構成的，具有清 0、置數(shù)和計數(shù)功能。 VHDL 的設計步驟 采用 VHDL的系統(tǒng)設計，一般有以下 6個步驟。 外部的實體名或連接由實體聲明 Entity 來描述。它在 語法上與現(xiàn)代編程語言相似，但包含了許多與硬件有特殊關系的結構。 VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分，及端口 )和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。 目前，它在中國的應用多數(shù)是用 FPGA/CPLD/EPLD的設計中。此后 VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。 VHDL 翻譯成中文就是超高速集成電路硬件描述語言 ,他誕生于 1982 年。 VHDL 概述 VHDL 的特點 硬件描述語言 HDL（ HardwareDescriptionLanguage）誕生于 1962年。 EDA 技術就是以計算機為工具，設計者在 EDA 軟件平臺上，用硬件描述語言 HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。在電子技 術設計領域，可編程邏輯器件（如 CPLD、 FPGA）的應用，已得到廣泛的普及，這些器件為數(shù) 4 字系統(tǒng)的設計帶來了極大的靈活性。 鐘表的數(shù)字化給人們生產生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。 在控制系統(tǒng)中，鍵盤是常用的人機交換接口，當所設置的功能鍵或數(shù)字鍵按下的時候，系統(tǒng)應該完成該鍵所設置的功能。前者以微細加工技術為代表，而后者的代表就是電子設計自動化（ electronic design automatic,EDA）技術。由于采用了具有多層次描述系統(tǒng)硬件功能的能力的“自頂向下” ( Top Down)和基于庫 (L ibrary Based)的全新設計方法 ,它使設計師們擺脫了大量的輔助設計工作 ,而把精力集中于創(chuàng)造性的方案與概念構思上 ,用新的思路來發(fā)掘硬件設備的潛力 ,從而極大地提高了設計效率 ,縮短 了產品的研制周期。可編程邏輯器件和相應的設計技術體現(xiàn)在三個主要方面 :一是可編程邏輯器件的芯片技術 。 1 基于 VHDL 的數(shù)字時鐘設計 學院：信息工程與自動化 專業(yè)：通信工程 班級：通信 101 姓名：李紅 學號： 202010404133 成績： 日期： 2020 年 6 月 8 日 2 目錄 1 引言 ……………………………………………………………………………… 3 2 需求分析 ………………………………………………………………………… 3 3 相關知識介紹 EDA 概述 ………………………………………………………………… 3 VHDL 概述 VHDL 的特點 …………… …………………………………………… 4 VHDL 的設計結構 …………………………………………………… 4 VHDL 的設計步驟 …………………………………………………… 5 4 數(shù)字鐘總體設計方案 數(shù)字鐘的總體設計方案………………………………………………… 5 數(shù)字鐘的 模塊 設計方案 ………………………………………………… 5 5 VHDL 程序設計 秒模塊設計 ……………………………………………………………… 6 分模塊程序 ……………… ……………………………………………… 6 時模塊程序 ……………………………………………………………… 7 星期模塊程序 …………………………………………………………… 8 報時模塊程序 …………………………………………………………… 8 系統(tǒng)設計 ………………………………………………………………… 8 6. 調試過程 秒模塊調試 ……………………………………………………………… 10 分模塊調試 ……………………………………………………………… 11 時模塊 調試 ……………………………………………………………… 11 星期模塊調試 …………………………………………………………… 11 報時模塊調試 …………………………………………………………… 12 系統(tǒng)總調試 ……………………………………………………………… 12 調試結論 ………………………………………………………………… 13 7 心得體會 ……………………………………………………………………… 14 3 1 引言 隨著科學技術的迅猛發(fā)展 ,電子工業(yè)界經(jīng)歷了巨大的飛躍。二是適用于可邏輯編程器件的硬件編程技術 ,三是可編程邏輯器件設計的 EDA 開發(fā)工具 ,它主要用來進行可編程邏輯器件應用的具體實現(xiàn)。 MAX + p lusⅡ是集成了編輯器、仿真工具、檢查 /分析工具和優(yōu)化/綜合工具的這些所有開發(fā)工具的一種集成的開發(fā)環(huán)境 ,通過該開發(fā)環(huán)境能夠很方便的檢驗設計的仿真結果以及建立起與可編程邏輯器件的管腳之間對應的關 系。 本設計采用的 VHDL是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設計；支持結構、數(shù)據(jù)流、行為三種描述形式的混 合描述、覆蓋面廣、抽象能力強，因此在實際應用中越來越廣泛。因此，鍵信息輸入是與軟件結構密切相關的過程。諸如定時自動報警、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎的。這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。 EDA技術的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 HDL 是用形式化的方法描述數(shù)字電路和設計數(shù)字邏輯系統(tǒng)的語言。最初是由美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言。 1993年， IEEE對 VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內容，公布了新版本的 VHDL， (即 IEEE 標準的10761993版本 )主要是應用在數(shù)字電路的設計中。當然在一些實力較為雄厚的單位，它也被用來設計 ASIC。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。 VHDL將一個設計稱為一個實體 Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見部分（實體名、連接）和內部的隱藏部分（實體算法、實現(xiàn)）。而內部的實體算法或實現(xiàn)則由結構體Architecture 來描述。 1）要求的功能模塊劃分； 2） VHDL的設計描述（設計輸入）； 3）代碼仿真模擬（前仿真）； 4）計綜合、優(yōu)化和布局布線； 5）布局布線后的仿真模擬（后仿真）； 6）設計的實現(xiàn)（下載到目標器件）。其中 reset為清 0信號，當 reset為 0時，秒計時器清 0； set 為置數(shù)信號，當 set為 0時，秒計時器置數(shù)，置 s1的值。 clkm為驅動分計時器工作的時鐘，與 ensec相連接；min為分計時器的輸出； enmin為分計時器的進位信號，作為下一級的時鐘輸入信號。 星期計時器（ day1）是由一個 7 進制的計數(shù)器構成的，具有清 0、置數(shù)和計數(shù)功能。 5 VHDL 實現(xiàn)各模塊 程序設計 秒模塊設計 Library ieee。 Entity second1 is Port(clk,set,reset:in std_logic。 ― 秒計時器的進位，用來驅動分計時器 End。 ―― 對秒計時器清 0 Elsif set=39。event and clk=39。139。 以驅動下一級 end if。 分模塊程序 Library ieee。 Entity minute1 is Port(clk,set,reset:in std_logic。 ― 分計時器的進位，用來驅動時計時器 End。 ―― 對分計時器清 0 Elsif set=39。event and clk=39。139。 以驅動下一級 end if。 時模塊程序 Library ieee。 Entity hour1 is Port(clkh,set,reset:in std_logic。 ―― 時計時器的進位，用來驅動星期計時器 End。 ―― 對時計時器清 0 Elsif set=39。event and clkh=39。139。 并產生進位以驅動下一級 end if。 星期模塊程序 Library ieee。 Entity day1 is Port(clkd,set,reset:in std_logic。 Architecture a of day1 is Begin Process(clkd,reset,set,d1) Begin If reset=39。039。139。 End if。 Use 。 Min:in std_logic_vector(7 downto 0)。139。039。 Use 。 D1: in std_logic_vector(2 downto 0)。 End。 Ensec:out std_logic)。 min:buffer std_logic_vector(7 downto 0)。 h1: in std_logic_vector(7 downto 0)。 Component day1 ―― 星期元件的例化 Port(clkd,reset,set: in std_logic。 Component alarm1 ―― 報時元件的 例化 Port(reset: in std_logic。 signal enm,enh,enda:std_logic。 u3:hour1 port map(reset=reset,set=set,h1=h1, hour=hour, clkh=enh,enhour=enda)。 6 調試過程 秒模塊調試 在秒計時器的 clk輸入一個周期為 5ns的時鐘信號；清 0端（ reset）前面一小段（ 100ns）為低電平，后面均為高電平；置數(shù)端（ set）前面一小段（ 200ns）為低電平，后面均為高電平；秒重置端（ s1）可設置數(shù)值為 50秒，保存波形圖，進行仿真，產生如下波形： 由上述波形可以清楚的看到：當清 0信號（ reset）無效時，秒計時器置數(shù)，從 50秒開 11 始計數(shù)，到 59秒時回到 0，并且從 ensec輸出一個高電平。 報時模塊調試 清 0端（ reset）前面一小段（ 200ns）為低電平，后面均為高電平；設置 min的值，使其分別為…… 58 分、 59 分、 00 分、 01 分、 02 分、 03 分……，保存波形圖，進行仿真，產生如下波形 ： 由上述波形可以清楚的看到： alarm在 0分時輸出高電平，并且持續(xù)至 min不為 0。當分計時器 min為 0時， alarm輸出一個高電平，持續(xù)直到分