【正文】 。 then sec=00000000。 ―― 分輸出端 Ensec:out std_logic)。 7 Use 。 End。039。ensec=39。 ―― 對(duì)秒計(jì)時(shí)器置 s1的數(shù) Elsif clk39。 then sec=00000000。 ―― 秒輸出端 Ensec:out std_logic)。 Use 。 報(bào)時(shí)模塊（ alarm1）的功能是當(dāng)整點(diǎn)（將 min作為該模塊的輸入信號(hào)， min=00）時(shí)， alarm輸出高電平，并且持續(xù) 1分鐘。 clkh為驅(qū)動(dòng)時(shí)計(jì)時(shí)器工作的時(shí)鐘，與 enmin相連接； hour為時(shí)計(jì)時(shí)器的輸出； enhour為時(shí)計(jì)時(shí)器的進(jìn)位信號(hào)，作為下一級(jí)的時(shí)鐘輸入信號(hào)。其中 reset為清 0信號(hào)，當(dāng) reset為 0時(shí)，分計(jì)時(shí)器清 0； set 為置數(shù)信號(hào)，當(dāng) set動(dòng)態(tài)顯示電路 計(jì)時(shí)器 秒計(jì)時(shí)器 分計(jì)時(shí)器 時(shí)計(jì)時(shí)器 星期計(jì)時(shí)器 整點(diǎn)報(bào)時(shí) 重置時(shí)間 6 為 0時(shí)，分計(jì)時(shí)器置數(shù)，置 m1的值。 工作模式如圖： 數(shù)字鐘的 模塊 設(shè)計(jì)方案 秒計(jì)時(shí)器（ second1）是由一個(gè) 60進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清 0、置數(shù)和計(jì)數(shù)功能。 VHDL 的設(shè)計(jì)步驟 采用 VHDL的系統(tǒng)設(shè)計(jì)，一般有以下 6個(gè)步驟。 外部的實(shí)體名或連接由實(shí)體聲明 Entity 來(lái)描述。它在 語(yǔ)法上與現(xiàn)代編程語(yǔ)言相似，但包含了許多與硬件有特殊關(guān)系的結(jié)構(gòu)。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分，及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 目前，它在中國(guó)的應(yīng)用多數(shù)是用 FPGA/CPLD/EPLD的設(shè)計(jì)中。此后 VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 VHDL 翻譯成中文就是超高速集成電路硬件描述語(yǔ)言 ,他誕生于 1982 年。 VHDL 概述 VHDL 的特點(diǎn) 硬件描述語(yǔ)言 HDL（ HardwareDescriptionLanguage）誕生于 1962年。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語(yǔ)言 HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。在電子技 術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù) 4 字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。 在控制系統(tǒng)中，鍵盤(pán)是常用的人機(jī)交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所設(shè)置的功能。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（ electronic design automatic,EDA）技術(shù)。由于采用了具有多層次描述系統(tǒng)硬件功能的能力的“自頂向下” ( Top Down)和基于庫(kù) (L ibrary Based)的全新設(shè)計(jì)方法 ,它使設(shè)計(jì)師們擺脫了大量的輔助設(shè)計(jì)工作 ,而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上 ,用新的思路來(lái)發(fā)掘硬件設(shè)備的潛力 ,從而極大地提高了設(shè)計(jì)效率 ,縮短 了產(chǎn)品的研制周期。可編程邏輯器件和相應(yīng)的設(shè)計(jì)技術(shù)體現(xiàn)在三個(gè)主要方面 :一是可編程邏輯器件的芯片技術(shù) 。 1 基于 VHDL 的數(shù)字時(shí)鐘設(shè)計(jì) 學(xué)院：信息工程與自動(dòng)化 專業(yè)：通信工程 班級(jí)：通信 101 姓名：李紅 學(xué)號(hào)： 202010404133 成績(jī)： 日期： 2020 年 6 月 8 日 2 目錄 1 引言 ……………………………………………………………………………… 3 2 需求分析 ………………………………………………………………………… 3 3 相關(guān)知識(shí)介紹 EDA 概述 ………………………………………………………………… 3 VHDL 概述 VHDL 的特點(diǎn) …………… …………………………………………… 4 VHDL 的設(shè)計(jì)結(jié)構(gòu) …………………………………………………… 4 VHDL 的設(shè)計(jì)步驟 …………………………………………………… 5 4 數(shù)字鐘總體設(shè)計(jì)方案 數(shù)字鐘的總體設(shè)計(jì)方案………………………………………………… 5 數(shù)字鐘的 模塊 設(shè)計(jì)方案 ………………………………………………… 5 5 VHDL 程序設(shè)計(jì) 秒模塊設(shè)計(jì) ……………………………………………………………… 6 分模塊程序 ……………… ……………………………………………… 6 時(shí)模塊程序 ……………………………………………………………… 7 星期模塊程序 …………………………………………………………… 8 報(bào)時(shí)模塊程序 …………………………………………………………… 8 系統(tǒng)設(shè)計(jì) ………………………………………………………………… 8 6. 調(diào)試過(guò)程 秒模塊調(diào)試 ……………………………………………………………… 10 分模塊調(diào)試 ……………………………………………………………… 11 時(shí)模塊 調(diào)試 ……………………………………………………………… 11 星期模塊調(diào)試 …………………………………………………………… 11 報(bào)時(shí)模塊調(diào)試 …………………………………………………………… 12 系統(tǒng)總調(diào)試 ……………………………………………………………… 12 調(diào)試結(jié)論 ………………………………………………………………… 13 7 心得體會(huì) ……………………………………………………………………… 14 3 1 引言 隨著科學(xué)技術(shù)的迅猛發(fā)展 ,電子工業(yè)界經(jīng)歷了巨大的飛躍。二是適用于可邏輯編程器件的硬件編程技術(shù) ,三是可編程邏輯器件設(shè)計(jì)的 EDA 開(kāi)發(fā)工具 ,它主要用來(lái)進(jìn)行可編程邏輯器件應(yīng)用的具體實(shí)現(xiàn)。 MAX + p lusⅡ是集成了編輯器、仿真工具、檢查 /分析工具和優(yōu)化/綜合工具的這些所有開(kāi)發(fā)工具的一種集成的開(kāi)發(fā)環(huán)境 ,通過(guò)該開(kāi)發(fā)環(huán)境能夠很方便的檢驗(yàn)設(shè)計(jì)的仿真結(jié)果以及建立起與可編程邏輯器件的管腳之間對(duì)應(yīng)的關(guān) 系。 本設(shè)計(jì)采用的 VHDL是一種全方位的硬件描述語(yǔ)言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門(mén)級(jí)三個(gè)不同層次的設(shè)計(jì)；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混 合描述、覆蓋面廣、抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來(lái)越廣泛。因此，鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過(guò)程。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。 EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 HDL 是用形式化的方法描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言。 1993年， IEEE對(duì) VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL， (即 IEEE 標(biāo)準(zhǔn)的10761993版本 )主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì) ASIC。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 VHDL將一個(gè)設(shè)計(jì)稱為一個(gè)實(shí)體 Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見(jiàn)部分（實(shí)體名、連接）和內(nèi)部的隱藏部分（實(shí)體算法、實(shí)現(xiàn)）。而內(nèi)部的實(shí)體算法或?qū)崿F(xiàn)則由結(jié)構(gòu)體Architecture 來(lái)描述。 1）要求的功能模塊劃分； 2） VHDL的設(shè)計(jì)描述（設(shè)計(jì)輸入）； 3）代碼仿真模擬（前仿真）； 4）計(jì)綜合、優(yōu)化和布局布線； 5）布局布線后的仿真模擬（后仿真）； 6）設(shè)計(jì)的實(shí)現(xiàn)（下載到目標(biāo)器件）。其中 reset為清 0信號(hào)，當(dāng) reset為 0時(shí)，秒計(jì)時(shí)器清 0； set 為置數(shù)信號(hào)，當(dāng) set為 0時(shí)，秒計(jì)時(shí)器置數(shù)，置 s1的值。 clkm為驅(qū)動(dòng)分計(jì)時(shí)器工作的時(shí)鐘，與 ensec相連接；min為分計(jì)時(shí)器的輸出； enmin為分計(jì)時(shí)器的進(jìn)位信號(hào)，作為下一級(jí)的時(shí)鐘輸入信號(hào)。 星期計(jì)時(shí)器（ day1）是由一個(gè) 7 進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清 0、置數(shù)和計(jì)數(shù)功能。 5 VHDL 實(shí)現(xiàn)各模塊 程序設(shè)計(jì) 秒模塊設(shè)計(jì) Library ieee。 Entity second1 is Port(clk,set,reset:in std_logic。 ― 秒計(jì)時(shí)器的進(jìn)位，用來(lái)驅(qū)動(dòng)分計(jì)時(shí)器 End。 ―― 對(duì)秒計(jì)時(shí)器清 0 Elsif set=39。event and clk=39。139。 以驅(qū)動(dòng)下一級(jí) end if。 分模塊程序 Library ieee。 Entity minute1 is Port(clk,set,reset:in std_logic。 ― 分計(jì)時(shí)器的進(jìn)位，用來(lái)驅(qū)動(dòng)時(shí)計(jì)時(shí)器 End。 ―― 對(duì)分計(jì)時(shí)器清 0 Elsif set=39。event and clk=39。139。 以驅(qū)動(dòng)下一級(jí) end if。 時(shí)模塊程序 Library ieee。 Entity hour1 is Port(clkh,set,reset:in std_logic。 ―― 時(shí)計(jì)時(shí)器的進(jìn)位，用來(lái)驅(qū)動(dòng)星期計(jì)時(shí)器 End。 ―― 對(duì)時(shí)計(jì)時(shí)器清 0 Elsif set=39。event and clkh=39。139。 并產(chǎn)生進(jìn)位以驅(qū)動(dòng)下一級(jí) end if。 星期模塊程序 Library ieee。 Entity day1 is Port(clkd,set,reset:in std_logic。 Architecture a of day1 is Begin Process(clkd,reset,set,d1) Begin If reset=39。039。139。 End if。 Use 。 Min:in std_logic_vector(7 downto 0)。139。039。 Use 。 D1: in std_logic_vector(2 downto 0)。 End。 Ensec:out std_logic)。 min:buffer std_logic_vector(7 downto 0)。 h1: in std_logic_vector(7 downto 0)。 Component day1 ―― 星期元件的例化 Port(clkd,reset,set: in std_logic。 Component alarm1 ―― 報(bào)時(shí)元件的 例化 Port(reset: in std_logic。 signal enm,enh,enda:std_logic。 u3:hour1 port map(reset=reset,set=set,h1=h1, hour=hour, clkh=enh,enhour=enda)。 6 調(diào)試過(guò)程 秒模塊調(diào)試 在秒計(jì)時(shí)器的 clk輸入一個(gè)周期為 5ns的時(shí)鐘信號(hào)；清 0端（ reset）前面一小段（ 100ns）為低電平，后面均為高電平；置數(shù)端（ set）前面一小段（ 200ns）為低電平，后面均為高電平；秒重置端（ s1）可設(shè)置數(shù)值為 50秒，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形： 由上述波形可以清楚的看到：當(dāng)清 0信號(hào)（ reset）無(wú)效時(shí)，秒計(jì)時(shí)器置數(shù)，從 50秒開(kāi) 11 始計(jì)數(shù)，到 59秒時(shí)回到 0，并且從 ensec輸出一個(gè)高電平。 報(bào)時(shí)模塊調(diào)試 清 0端（ reset）前面一小段（ 200ns）為低電平，后面均為高電平；設(shè)置 min的值，使其分別為…… 58 分、 59 分、 00 分、 01 分、 02 分、 03 分……，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形 ： 由上述波形可以清楚的看到： alarm在 0分時(shí)輸出高電平，并且持續(xù)至 min不為 0。當(dāng)分計(jì)時(shí)器 min為 0時(shí)， alarm輸出一個(gè)高電平，持續(xù)直到分