【正文】 count=count+1。 elsif(clk 39。 elsif (count1630) then count=count+1。 elsif(clk 39。 elsif (count1631) then count=count+1。 elsif(clk 39。 elsif (count1629) then count=count+1。 elsif(clk 39。 elsif (count1631) then count=count+1。 elsif(clk 39。 begin process(clk,reset) begin if(reset=39。 dateout:out std_logic_vector(5 downto 0))。 use 。 end fun。 end if。event and clk=39。 9 begin process(clk,reset) begin if(reset=39。 reset:in std_logic。 輸入： clk 為日期進位信號， reset 為清零復(fù)位鍵 輸出： weeoutk 為星期輸出顯示信號 源代碼如下： library ieee。 daout=count。139。 end if。 enweek_1=39。 elsif (count=0100011)then enweek_1=39。 elsif(clk 39。 signal enweek_1,enweek_2:std_logic。 enweek:out std_logic。 輸入： clk 為分進位信號， reset 為清零復(fù)位鍵， setweek 為調(diào) 小 時信號， setclk 為消抖時鐘 輸出： enweek 為 日期 模塊的進位信號 daout 為 小時 輸出顯示信號 源代碼如下： library ieee。 daout=count。139。 end if。039。 else count=0000000。139。 elsif(clk 39。 signal enhour_1,enhour_2:std_logic。 enhour:out std_logic。 輸入： clk 為分進位信號， reset 為清零復(fù)位鍵， sethour 為調(diào)時信號， setclk 為消抖時鐘 輸出： enhour 為小時模塊的進位信號 daout 為分輸出顯示信號 源代碼如下： library ieee。 daout=count。139。 end if。039。 else count=0000000。139。 elsif(clk 39。 signal enmin_1,enmin_2:std_logic。 enmin:out std_logic。 輸入： clk 為秒進位信號， reset 為清零復(fù)位鍵， setmin 為調(diào)分信號， setclk 為消抖時鐘 輸出： enmin 為分模塊的進位信號 daout 為秒輸出顯示信號 源代碼如下： library ieee。 daout=count。 else count=0000000。 elsif(count1660)then count=count+1 。 else count=count+7。139。039。 end entity msecond。 use 。 end fun。039。 clk_out2=39。 process(clk_in) begin if(clk_in 39。039。clk_out1=39。139。 signal c:integer range 0 to a。 clk_out1,clk_out2: out std_logic)。 同時模塊有一輸入控制信號，其功能是停止微 秒計數(shù)時鐘信號，以實現(xiàn)定時的功能。 2：具有日期和星期顯示功能。 3：具有秒表功能 4： 具有調(diào)節(jié) 日期，星期， 小時， 分鐘 ， 清零 的功能。 輸入： clk_in 為 50Mhz， setstop 為微 秒 計數(shù)時能信號 輸出： clk_out1 為 1/60hz clk_out2 為 1khz 源代碼如下： library ieee。 end entity div。 signal d:integer range 0 to b。) then if(( c+7500000)a and setstop=39。139。 end if。event and clk_in=39。139。 end if。 計時模塊設(shè)計 微 秒 計時模塊 計數(shù)器的第一個模塊為微 秒 計時模塊，其實質(zhì)為一個六十進制計數(shù)器。 entity msecond is port(clk,reset:in std_logic。 architecture fun of msecond is signal count:std_logic_vector(6 downto 0)。)then count=0000000。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enmin_1=39。 end if。 enmin_1=39。 end if。 ensecond=enmin_1 。 use 。 daout:out std_logic_vector(6 downto 0))。 begin process(clk,reset,setmin) begin if(reset=39。event and clk=39。count=0000000。 end if。 。 end process。) then enmin_2=not setmin 。 enmin=(enmin_1 or enmin_2)。 use 。 daout:out std_logic_vector(6 downto 0))。 begin process(clk,reset) begin if(reset=39。event and clk=39。 count=0000000。 end if。 。 end process。) then enhour_2=not sethour 。 enhour=(enhour_1 or enhour_2)。 use 。 daout:out std_logic_vector(6 downto 0))。 begin 8 process(clk,reset) begin if(reset=39。event and clk=39。139。039。 end process。) then enweek_2=not setweek。 enweek=(enweek_1 or enweek_2) 。 use 。 weekout:out std_logic_vector(3 downto 0))。039。139。 end if。 日期顯示模塊 日期顯示 模塊其實質(zhì)為一個 十二選一選擇 器。 entity date is port(clk:in std_logic。 end entity date。039。event and clk=39。 else count=000001。event and clk=39。 10 else count=000001。event and clk=39。 else count=000001。event and clk=39。 else count=000001。event and clk=39。 else count=000001。event and clk=39。 else count=000001。event and clk=39。 else count=000001。event and clk=39。 else count=000001。event and clk=39。 else count=000001。event and clk=39。 else count=000001。event and clk=39。 else count=000001。event and clk=39。 else count=000001。 end process。 11 掃描顯示模塊設(shè)計 該模塊的作用是將時鐘產(chǎn)生的微秒、秒、分、小時、星期和日期信號 以掃描的形式顯示輸出。 use 。 month:in std_logic_vector(4 downto 0)。 led:out std_logic_vector(6 downto 0)。 signal daout:std_logic_vector(3 downto 0)。)then count=0000。) then if(count1101)then count=0000。 d=countamp。 end process p1。139。sel=10111111。sel=11111110。039。139。039。sel=11110111。sel=11101111。daout(1downto0)=hour(5downto4)。 when10010 =daout=week。 when10100 =daout=date(3 downto 0)。 when10110=daout(3downto2)=00。139。139。dp=39。 end process p2。when0011=led=0000110。when0111=led=0001111。end case。 輸入： clk 計數(shù)時鐘信號， speaksec 秒輸出信號， speakmin 分輸出信號 輸出：報警信號 源代碼如下： library ieee。 speaksec:in std_logic_vector(6 downto 0)。 architecture fun of speaker is begin process(clk,speakmin) begin 13 if(clk 39。139。 end if。 use 。 led:out std_logic_vector(6 downto 0)。 clk_out1,clk_out2: out STD_LOGIC)。 ensecond:out std_logic)。 enmin:OUT STD_LOGIC)。 daout:out std_logic_vector(6 downto 0))。 daout:out std_logic_vector(6 downto 0))。 END COMPONENT。 END COMPONENT。 month:in std_logic_vector(4 downto 0)。 led:out std_logic_vector(6 downto 0))。 speakmin:in std_logic_vector(6 downto 0)。 signal dallllout:std_logic_vector(3 downto 0)。 begin