【正文】 將會來證實這個設(shè)計的效能和可行性。對于小波變換中的B樣條函數(shù)部分，可以由直接法或者所謂的Pascal法來實現(xiàn)。B樣條部分構(gòu)成了所有重要的小波性質(zhì)，分布式部分用來設(shè)計一個DWT有限脈沖濾波器（FIR）。卷積算法是基于雙通道濾波器組的實現(xiàn)提出的，許多的VLSI的數(shù)字信號處理技術(shù)在這里得到了使運用，比如多相分解，流水線，重定時等等。但是因為它具有較高的計算復(fù)雜度和數(shù)據(jù)關(guān)聯(lián)度，所以硬件實現(xiàn)難度較大。正是基于此，先后出現(xiàn)了多種基于小波變化的編碼方法。另外，由于小波變換每一尺度上的分解結(jié)果仍保留有信號的時間信息，因而還可以對信號的特定時間段進行濾波。而小波變換作為窗口大小固定，形狀可變的時頻變換方法，其時頻分辨力是可變的，對于信號的高頻部分用短時窗口分析，對于信號的低頻部分則采用長時窗口分析，因而增大了分析的靈活性和合理性。于是，人們便開始尋求一種新的處理方法來實現(xiàn)這一要求。而新興的小波變換，為這一目標的實現(xiàn)帶來了可能，由于它在時頻兩域內(nèi)都具有表征信號局部特性的能力，還可以聚焦到任意的細節(jié)，因而很適合分析那些非平穩(wěn)信號的局部特征，還因此被譽為用于信號分析中的“顯微鏡”。 小波變換用于信號的濾波小波函數(shù)在頻域上的局部化特性表現(xiàn)了它的濾波性能。總之，小波變換能夠很靈活地同時在時域和頻域進行多種形式的濾波，這個特點是一般濾波方法不具備的。除此之外，利用小波變化的奇異性檢測技術(shù)，提取圖像對比度的突變點，即圖像中的邊緣，也可以用于圖像的分割和壓縮?，F(xiàn)今的幾種小波變換的硬件實現(xiàn)方案及芯片設(shè)計都正在探索之中，如何將小波理論應(yīng)用于工程技術(shù)領(lǐng)域并設(shè)計出相應(yīng)的實時處理芯片，是信號處理、數(shù)學(xué)、IC設(shè)計領(lǐng)域人士長期以來努力的目標。而基于提升算法的實現(xiàn)，是通過一個規(guī)則的雙通道濾波器組予以實現(xiàn)這個方案，在這個全新的方法中，比基于卷積的方法需要更少的的乘法器和加法器。盡管只有分布式部分需要使用到乘法器，但是較提升算法，B樣條部分，將要用到少些的乘法器，卻需要更多的加法器。對于Pascal法，雖然它的處理方式會減少加法器的使用數(shù)量，但是當(dāng)濾波器的級數(shù)較長時，卻會增加算法的復(fù)雜性，所以在高階濾波器的設(shè)計中并不可取，而直接實現(xiàn)的方法，卻可以用一系列的相同模塊予以級聯(lián)來實現(xiàn)，結(jié)構(gòu)簡單，實現(xiàn)方便。并且通過介紹和實現(xiàn)以往的基于提升算法的實現(xiàn)策略，來進行相關(guān)的比較分析，以進一步說明這種實現(xiàn)方法的各個特性。并且，他們還希望以這種方式領(lǐng)導(dǎo)它：在這里工作的人們熱愛他們的工作、享受工作的樂趣，并對他們所從事的工作著迷。 FPGA的發(fā)展歷程可編程邏輯器件的發(fā)展歷史可編程邏輯器件的發(fā)展可以劃分為4個階段，即從20世紀70 年代初到70年代中為第1階段，20 世紀70年代中到80年代中為第2階段，20世紀80年代到90年代末為第3階段，20世紀90年代末到目前為第 4 階段。 第 3 階段賽靈思和 Altera 分別推出了與標準門陣列類似的 FPGA 和類似于PAL 結(jié)構(gòu)的擴展性CPLD，提高了邏輯運算的速度，具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點，兼容了 PLD 和通用門陣列的優(yōu)點，能夠?qū)崿F(xiàn)超大規(guī)模的電路，編程方式也很靈活，成為產(chǎn)品原型設(shè)計和中小規(guī)模 ( 一般小于 10000) 產(chǎn)品生產(chǎn)的首選。并且，這一階段的邏輯器件內(nèi)嵌了硬核高速乘法器、Gbits 差分串行接口、時鐘頻率高達500MHz的PowerPC(TM) 微處理器、軟核 MicroBlaze、Picoblaze、Nios 以及 NiosII， 不僅實現(xiàn)了軟件需求和硬件設(shè)計的完美結(jié)合，還實現(xiàn)了高速與靈活性的完美結(jié)合，使其已超越了 ASIC 器件的性能和規(guī)模，也超越了傳統(tǒng)意義上 FPGA 的概念，使 PLD的應(yīng)用范圍從單片擴展到系統(tǒng)級。由于 FPGA 需要被反復(fù)燒寫，它實現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像 ASIC 那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。例如，Xilinx FPGA 的常用配置模式有5類：主串模式、從串模式、 Select MAP 模式、Desktop配置和直接SPI配置。 查找表 (LookUpTable) 簡稱為LUT，LUT本質(zhì)上就是一RAM。實際上，LUT具有更快的執(zhí)行速度和更大的規(guī)模。 FPGA器件選型有以下7個原則：器件的供貨渠道和開發(fā)工具的支持、器件的硬件資源、器件的電氣接口標準、器件的速度等級、器件的溫度等級、器件的封裝和器件的價格。該集成開發(fā)環(huán)境不僅功能強大、界面友好，而且有很多第三方合作伙伴提供相應(yīng)的技術(shù)支持，能使器件獲得更高的性能。邏輯資源和I／O資源的需求是每位設(shè)計人員最關(guān)心的問題，一般都會考慮到，可是，過度消耗 I／O資源和布線資源可能產(chǎn)生的問題卻很容易被忽視。 器件中的存儲器資源主要有2種用途：作高性能濾波器；實現(xiàn)小容量高速數(shù)據(jù)緩存。賽靈思公司提供的是數(shù)字鎖相環(huán)，其優(yōu)點是能獲得更精確的相位控制，其缺點是下限工作頻率較高，一般在24 MHz 以上 ；Altera公司提供的是模擬鎖相環(huán)，其優(yōu)點是下限工作頻率較低，一般在16 MHz 以上，其主流器件 Statix Ⅱ和 Statix Ⅲ系列中的增強型鎖相環(huán)工作頻率只要求在4 MHz 以上，其缺點是對時鐘相位的控制精度相對較差。 利用集成硬核微處理器的 FPGA 器件進行嵌入式開發(fā)，代表嵌入式應(yīng)用的一個方向。 電氣接口標準 目前，數(shù)字電路的電氣接口標準非常多。 器件的速度等級 關(guān)于器件速度等級的選型，一個基本的原則是：在滿足應(yīng)用需求的情況下，盡量選用速度等級低的器件。 器件的封裝 目前，主流器件的封裝形式有 ：QFP，BGA 和 FBGA，BGA 和 FBGA 封裝器件的管腳密度非常高，設(shè)計中必須使用多層板，PCB 布線相當(dāng)復(fù)雜，設(shè)計成本比較高，器件焊接成本比較高，因此，設(shè)計中能不用盡量不用。在能滿足我們設(shè)計需求的情況下，選擇一款性價比高的器件能為我們的產(chǎn)品提供更有利的市場競爭地位。目前微電子技術(shù)已經(jīng)發(fā)展到SOC階段，即集成系統(tǒng) (Integrated System) 階段，相對于集成電路 (IC) 的設(shè)計思想有著革命性的變化。這就允許多個設(shè)計者同時設(shè)計一個硬件系統(tǒng)中的不同模塊，并為自己所設(shè)計的模塊負責(zé)；然后由上層設(shè)計師對下層模塊進行功能驗證。這里面存在兩個問題：首先，軟件編譯一次需要長達數(shù)小時甚至數(shù)周的時間，這是開發(fā)所不能容忍的；其次，重新編譯和布局布線后結(jié)果差異很大，會將已滿足時序的電路破壞。Planahead 允許高層設(shè)計者為不同的模塊劃分相應(yīng)FPGA芯片區(qū)域，并允許底層設(shè)計者在所給定的區(qū)域內(nèi) 獨立地進行設(shè)計、實現(xiàn)和優(yōu)化，等各個模塊都正確后，再進行設(shè)計整合。在設(shè)計初期，他們不僅要評估每個子模塊所消耗的資源，還需要給出相應(yīng)的時序關(guān)系；在設(shè)計后期，需要根據(jù)底層模塊的實現(xiàn)情況完成相應(yīng)的修訂。一般都采用自頂向下的設(shè)計方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用EDA元件庫為止。這種方法雖然直觀并易于仿真，但效率很低，且不易維護，不利于模塊構(gòu)造和重用。而在中大型工程中，主要使用行為 HDL，其主流語言是 Verilog HDL 和 VHDL。 功能仿真 功能仿真也稱為前仿真是在編譯之前對用戶所設(shè)計的電路進行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進行檢測。 綜合優(yōu)化 所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。為了能轉(zhuǎn)換成標準的門級結(jié)構(gòu)網(wǎng)表，HDL 程序的編寫必須符合特定綜合器所要求的風(fēng)格。在仿真時，把綜合生成的標準延時文件反標注到綜合仿真模型中去，可估計門延時帶來的影響。 實現(xiàn)與布局布線布局布線可理解為利用實現(xiàn)工具把邏輯映射到目標器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進行連線，并產(chǎn)生相應(yīng)文件 ( 如配置文件與相關(guān)報告)，實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的 FPGA 芯片上，布局布線是其中最重要的過程。布線結(jié)束后，軟件工具會自動生成報告，提供有關(guān)設(shè)計中各部分資源的使用情況。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案也給延時 帶來不同的影響。 芯片編程與調(diào)試 設(shè)計的最后一步就是芯片編程與調(diào)試。目前，主流的 FPGA 芯片生產(chǎn)商都提供了內(nèi)嵌的在線邏輯分析儀 (如Xilinx ISE中的ChipScope、Altera QuartusII 中的 SignalTapII 以及 SignalProb) 來解決上述矛盾，它們只需要占用芯片少量的邏輯資源，具有很高的實用價值。許多超大規(guī)模集成電路的DSP設(shè)計技術(shù)，如折疊，展開和流水線，可以采用一對低通和高通濾波器來實現(xiàn)。 兩種類型的多相分解 基于提升架構(gòu) 提升方案的介紹提升方案(LS：Lifting Scheme)是由Sweldens在1994年提出的一種小波變換方法，而后與Daubechies證明了，任何的離散小波或具有有限長濾波器的兩階濾波變換都可以分解成一系列簡單的提升步驟，所有能夠用Mallat算法實現(xiàn)的小波，都可以用提升算法來實現(xiàn)。 提升方案正變換過程提升方案主要由三部分組成：分裂(Split)、預(yù)測(Prediction)和更新(Update)。用提升方案實現(xiàn)小波分解的最大優(yōu)點是將小波變換分解成了幾個非常簡單的基本步驟，且每個步驟都非常容易找到它的逆變換，重構(gòu)的過程就是分解的逆步驟，也包含了三個步驟，即反預(yù)測、反更新和合并。 提升方案的實現(xiàn) 提升小波變換主要包括線性提升和基于因式分解兩種提升方法，而前者由于預(yù)測濾波器構(gòu)造和更新過程較為復(fù)雜，故多第二種方法。大多數(shù)基于提升算法的離散小波架構(gòu)都是直接實現(xiàn)以上的提升步驟的。JPEG2000給出了兩種雙正交小波濾波器，即有損壓縮CDF97小波，其中分析濾波器為9階，合成濾波器為7階；無損濾波則采用樣條5/3小波，簡稱為5/3小波，其分析濾波器為5階，合成濾波器為3階。但是，DWT的B—樣條分解屬性卻沒有被用于構(gòu)建有效的VLSI架構(gòu)，而且它是DWT的一個重要的屬性，在下面的內(nèi)容里，就將這個方法實現(xiàn)DWT給出描述分析以及設(shè)計。而分布式部分主要是用于獲得有效的FIR 離散小波變換濾波器，因此，當(dāng)B樣條部分給定時，分布式部分的設(shè)計通常是越小越好。B樣條部分實現(xiàn)的方法有直接實現(xiàn)和Pascal實現(xiàn)。這樣一來，B樣條實現(xiàn)方法的整體實現(xiàn)架構(gòu)就得以簡單明了的體現(xiàn)，在實際的硬件實現(xiàn)中，也能給各個模塊的具體劃分，以及各個模塊功能的制定，給出一個很好的指導(dǎo)，為整體設(shè)計的整合和高效實現(xiàn)提供穩(wěn)定的基礎(chǔ)。當(dāng)將B樣條部分連接到分布式部分時，需要仔細控制信號的優(yōu)先級。解決這個問題的一個簡單方法是，在每兩個()階段之后，按2的比例減小信號來保證精度和防止信號溢出。在這個例子中，Pascal實現(xiàn)只需要12個加法器，而直接實現(xiàn)則需要16個加法器。另外，這種方法對于高階濾波器的設(shè)計卻顯的十分的復(fù)雜費力，因此應(yīng)用的較少。 B樣條分解的DWT實現(xiàn)過程B樣條分解的DWT實現(xiàn)過程主要有四個步驟：分裂（Split)，B樣條部分，分布式部分，標準部分。Pascal實現(xiàn)表達了和作為Pascal擴展和節(jié)省重復(fù)算法。 雙正交濾波器實例分析 下面將具體討論三個Daubechies 雙正交濾波器，依次為JPEG標準中的（9，7）濾波器，（6,10）濾波器以及（10,18）濾波器，分別介紹它們的B樣條函數(shù)分解方法，并與其他實現(xiàn)算法進行對比，研究B樣條分解相對于其他的算法的優(yōu)勢。 FIR濾波器所使用符號的定義類型Ⅰ架構(gòu)需要8個寄存器，另一方面，當(dāng)使用流水線技術(shù)時，如果寄存器分布于線路的各個點時，總共需要10個寄存器。因此，在不考慮標準部分的和的情況下，基于提升架構(gòu)將需要4個乘法器和8個加法器。對于Pasca法的實現(xiàn)方式，由于在使用中有比較大的局限性，使用較少，故在這不再討論。因此，在不考慮標準部分的和的情況下，基于提升架構(gòu)將需要7個乘法器，8個加法器和5個寄存器。（10,18），當(dāng)包含標準部分時，濾波器總共需要6個乘法器和40個加法器。綜合以上三個濾波器的分析結(jié)果，可以得出基于B樣條函數(shù)分解架構(gòu)相對于其他兩種架構(gòu)，具有明顯的優(yōu)勢。在這里，我們將對各個濾波器的設(shè)計予以具體的實現(xiàn)，通過仿真、綜合以及優(yōu)化，來達到設(shè)計要求。所以在設(shè)計的過程中，我們可以先實現(xiàn)其中的一些底層單元模塊，并實時的檢驗底層單元的正確性，為之后的頂層組合設(shè)計的效率提供有力的保障。Reg為設(shè)計中的寄存器，x_even和x_odd分別為得到的信號奇偶部。為之后計算的準確創(chuàng)造一個優(yōu)質(zhì)的前提條件。 分布式部分分布式部分，因小波函數(shù)的不同而不同因此在這里分別的予以介紹。（2） 6/10濾波器的分布式部分。 6/10濾波器的分布式部分實現(xiàn)框圖（3） 10/18濾波器的分布式部分， 的結(jié)構(gòu)實現(xiàn)。 標準部分這個部分的實現(xiàn)，可以依據(jù)最后輸出的需要，單獨的在頂層設(shè)計中予以處理。對于均勻量化的方法，可以采用直接享有移位的方式來實現(xiàn)，即一個移位操作，在設(shè)計中比較的簡單，消耗的資源也比較的少，且能滿足設(shè)計要求。 基于提升的算法對于小波公式，隱含的條件是輸入序列是無限長的，而對于一幅數(shù)字圖像來說，他們的行列都是有限的數(shù)據(jù)序列，因此在圖像編碼的實際應(yīng)用過程中需要考慮邊界問題。（1） (5,3)濾波器JEPG2000中，小波變換推薦的一維5/3提升小波變換的算法如下 ()顯然這是一個整數(shù)變換公式，是一系列非常簡單的濾波操作組成。其中的移位器1左移一位，以實現(xiàn)除2的功能，移位器2左移2位，以實現(xiàn)除4的功能。定點表示的數(shù)值范圍相對比較窄，但是如果事先做好估計，考慮最大數(shù)據(jù)的二進制位數(shù)，并為之保留一定的保護位