集成電路制造工藝ppt課件-wenkub
2023-05-22 07:17:39 本頁面
【正文】 PECVD) APCVD反應(yīng)器的結(jié)構(gòu)示意圖 LPCVD反應(yīng)器的結(jié)構(gòu)示意圖 平行板型 PECVD反應(yīng)器的結(jié)構(gòu)示意圖 化學汽相淀積 (CVD) ?單晶硅的化學汽相淀積 (外延 )： 一般地，將在單晶襯底上生長單晶材料的工藝叫做外延，生長有外延層的晶體片叫做外延片 ?二氧化硅的化學汽相淀積： 可以作為金屬化時的介質(zhì)層，而且還可以作為離子注入或擴散的掩蔽膜，甚至還可以將摻磷、硼或砷的氧化物用作擴散源 ?低溫 CVD氧化層：低于 500℃ ?中等溫度淀積： 500～ 800℃ ?高溫淀積： 900℃ 左右 化學汽相淀積 (CVD) ?多晶硅的化學汽相淀積： 利用多晶硅替代金屬鋁作為 MOS器件的柵極是 MOS集成電路技術(shù)的重大突破之一，它比利用金屬鋁作為柵極的 MOS器件性能得到很大提高，而且采用多晶硅柵技術(shù)可以實現(xiàn)源漏區(qū)自對準離子注入，使 MOS集成電路的集成度得到很大提高。選擇性好、對襯底損傷較小，但各向異性較差 ?反應(yīng)離子刻蝕 (Reactive Ion Etching，簡稱為RIE)： 通過活性離子對襯底的物理轟擊和化學反應(yīng)雙重作用刻蝕。第 四 章 集成電路制造工藝 ?集成電路設(shè)計與制造的主要流程框架 設(shè)計 芯片檢測 單晶、外延材料 掩膜版 芯片制造過程 封裝 測試 系統(tǒng)需求 集成電路的設(shè)計過程： 設(shè)計創(chuàng)意 + 仿真驗證 集成電路芯片設(shè)計過程框架 From 吉利久教授 是 功能要求 行為設(shè)計（ VHDL） 行為仿真 綜合、優(yōu)化 —— 網(wǎng)表 時序仿真 布局布線 —— 版圖 后仿真 否 是 否 否 是 Sing off — 設(shè)計業(yè)
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