【正文】 6A5A4A3A2A1A0 16進(jìn)制 /Y0有效時(shí) 01110000 70 /Y1有效時(shí) 01110001 71 /Y4有效時(shí) 01110100 74 /Y6有效時(shí) 01110110 76 /Y7有效時(shí) 01110111 77 三、綜合分析題（每題 8分） 1. 分析 74LS138譯碼器和邏輯門構(gòu)成的邏輯電路的功能。 EN / CP D Q D鎖存器 Q D觸發(fā)器 16. 畫出具有循環(huán)進(jìn)位的余 3碼加 1計(jì)數(shù)器的 Moore型狀態(tài)圖。 amp。b)|(b^c)。 cbba)c,b,a(F ????module M1(a,b,c,F)。 Q J CP K Q J CP K Q0 Q1 1 CLK Q1 Q0 電路實(shí)現(xiàn)的邏輯功能為 四位二進(jìn)制加 1計(jì)數(shù)器 。 )13,8,6,4(d)15,10,7,5,2,0(m)D,C,B,A(F ???? AB CD 00 01 11 10 00 1 d 0 d 01 0 1 d 0 11 0 1 1 0 10 1 d 0 1 8. 利用卡諾圖判斷下列邏輯函數(shù)對(duì)應(yīng)的電路是否存在邏輯險(xiǎn)象。 a b f 0 0 1 0 1 0 1 0 0 1 1 1 bafbaabf????或者A B C D 0 / 0 1/ 0 1 / 0 0 / 1 輸入 / 輸出 1 / 0 0 / 0 1 / 0 1/ 0 5. 根據(jù)給定的 Moore型狀態(tài)表畫出狀態(tài)圖。 DBDCBAF ????F10. 已知 F=∑m3(0,1,4,5)，則 )5,4,1,0()7,6,3,2()7,6,3,2(333MFmFMF??????))((),( BABABAF ???))()(( DBDCBA ????))()(( DBDCBA ????二 . 簡(jiǎn)答題（每題 5分） 1. 已知 F(a,b,c) =∏M (1,2,4,5)， G(a,b,c)=∑m(0,3,6,7) 則 F 6. 已知 ，則它的或與式為 。20222022《 數(shù)字邏輯 》 總復(fù)習(xí)測(cè)試題 一、填空題（每空 2分） 1. （ ） 10 =（ ） 2 =（ ） 8 =（ ） 16 2. 已知 [x]補(bǔ) =10110011 ，求 [x]原 = 11001101 ， [x]反 = 10110010 ，真值 x= 1001101 。 BABA)B,A(F ??7. 當(dāng)采用奇校驗(yàn)時(shí)，若校驗(yàn)位是 1，則信息碼中應(yīng)有 偶數(shù) 個(gè) 1。 G = ∑m3( 0， 3， 6， 7 ) F + G = ∏M3( 1， 2， 4， 5 ) F ⊕ G = 0 。 X S(t) 0 1 Z A C B 0 B C D 0 C D B 0 D B A 1 S(t+1) 6. 將下列 Mealy型序列檢測(cè)器的原始狀態(tài)圖補(bǔ)充完整。 CBA B CDBDCBAF ???),( AB CD 00 01 11 10 00 1 1 01 1 1 11 1 10 1 1 1 是否存在邏輯險(xiǎn)象： 是 。 10. 填寫下列同步時(shí)序電路的狀態(tài)轉(zhuǎn)換表。 input a,b,c。 endmodule 13. 已知邏輯函數(shù) F、 G的卡諾圖，填寫 Y=F⊕G的卡諾圖，并求 Y的最簡(jiǎn)與非式。 amp。 0011/0 0100/0 1100/1 1011/0 1010/0 1001/0 1000/0 0111/0 0110/0 0101/0 其它 /0 0Y6Y7Y 1Y2Y3Y4Y5Y1GB2GA2GC B A0Y/6Y/7Y/ 1Y/2Y/3Y/4Y/5Y/≥1 amp。 （ 1）寫出 F（ X,Y,Z）和 G（ X,Y,Z）的邏輯表達(dá)式； （ 2）給出真值表； （ 3）分析電路功能。 （ 1）寫出邏輯表達(dá)式； （ 2）說明電路功能； （ 3）用 Verilog HDL描述電路功能。 reg F。 endmodule （ 3） module same(A,B,C,F)。Bamp。 endmodule 3. 分析圖示電路實(shí)現(xiàn)的邏輯功能，并建立實(shí)現(xiàn)該功能的 Verilog HDL模型。 output [3:0] codeout。 (codein=4’b0100)) codeout=codein。 else codeout=4’bzzzz。 ≥1 x3 x2 x1 s2 s1 s2=x3⊕x2⊕x1 s1=x3 x2 +(x3⊕ x2) x1 x3 x2 x1 s2 s1 000 0 0 001 1 0 010 1 0 011 0 1 100 1 0 101 0 1 110 0 1 111 1 1 功能： 若將 x x2作為兩個(gè)加數(shù) ，x1作為低端進(jìn)位 ， 則電路實(shí)現(xiàn)全加器的功能 ， s2是本地和的輸出 ， s1是向上進(jìn)位輸出 。 assign {s1,s2}=x3+x2+x1。 input a,b,s1,s0。(a|b)| s1amp。 endmodule 6. 狀態(tài)圖如 （ a） 所示 ， 請(qǐng)將次態(tài) /輸出填在 （ b） 表中 。（ 10分） （ 1）寫出激勵(lì)方程和輸出方程； （ 2）作激勵(lì) / 狀態(tài)轉(zhuǎn)換表； （ 3）畫初態(tài) Q1Q0=00時(shí)，輸入 x為 00001111時(shí)， Q Q0、 Z的波形圖。 X CLK Z CLK X Q1 Q0 Z X Q1 Q0 J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z 激勵(lì)方程： 01100 XQKJ XKJ ?? ??輸出方程： 01Z?000 00 00 0 0 0 001 00 00 0 1 0 010 00 00 1 0 0 011 00 00 1 1 1 100 00 11 0 1 0 101 11 11 1 0 0 110 00 11 1 1 0 111 11 11 0 0 1 功能： X=1，模 4加 1計(jì)數(shù)，計(jì)到 11時(shí)產(chǎn)生循環(huán)進(jìn)位 Z=1； X=0時(shí)，停止計(jì)數(shù)。 input clk 。 3’b100 : q=3’b010 。 （ 1）畫出上電清 0后，電路的狀態(tài)轉(zhuǎn)換序列； （ 2）說明電路功能。 CP /CLR F 狀態(tài)變換序列： QD QC QB QA 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 F = QD， 12個(gè) CP脈沖 ，F(xiàn)輸出 1個(gè)脈沖 ， 占空比50%。 input clk 。 4’b1101: q=4’b1011 。 endcase endmodule 13. 根據(jù)狀態(tài)圖建立狀態(tài)轉(zhuǎn)換表，說明電路功能并建立 Verilog HDL模型。 output [4:1] q。 4’b0010:q=4’b0011。 4’b1100:q=4’b1101。 default:q=4’b0000。 input A,B,C,D。 and A1(W3,A,B,C,D)。 input n_en。 always(n_en or code) begin if(!n_en) dataout=8’b0000_0000。 3’b011:dataout=8’b0000_1000。 3’b111:dataout=8’b1000_0000。（ 8分） en sel[1:0] d0[7:0] f[