【正文】 “或 ” 門(mén)邏輯電路圖符號(hào) F ≥1 A B 注意： 電路中二極管的極性畫(huà)法 和與門(mén)電路的區(qū)別，所有管子都 是按照理想二極管處理的。 (1) “與非”門(mén) ABF ?顯然，與非門(mén)電路的邏輯功能為： 有 0出 1；全 1出 0 與非門(mén)真值表 F amp。 A B 兩個(gè)與門(mén)、一個(gè)或門(mén)和一個(gè)非門(mén)構(gòu)成 與或非門(mén) 與門(mén) 非門(mén) 與或非門(mén) 的邏輯電路圖符號(hào) F2 amp。 由異或門(mén)真值表可看出，其邏輯功能可描述為： 相同出 0，相異出 1。隨著電子技術(shù)的飛速發(fā)展及集成工藝的規(guī) 模化生產(chǎn)，目前分立元件門(mén)電路已經(jīng)被集成門(mén)電路所替代。 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 (1) TTL集成電路 邏輯電路的輸入端和輸出端都采用了半導(dǎo)體晶體管，稱(chēng)之為 Transistor TransistorLogic(晶體管 晶體管 邏輯電路 )， 簡(jiǎn)稱(chēng)為 TTL， TTL集成邏輯門(mén)是目前應(yīng)用最廣泛的集成電路。 Tl的引入，不但加快了晶體管 T2儲(chǔ)存電荷 的消散，提高了 TTL與非門(mén)的工作速度，而且實(shí)現(xiàn) “與”邏輯 作用。 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 R4 R3 R5 R2 R1 A B C 3KΩ +UCC 750Ω 100Ω 300Ω 3KΩ 5V F T1 T2 T3 T4 T5 (U0) (Ui) 輸出級(jí)由晶體管 T T4和 T5， 電阻 R4和 R5組成推拉式的互補(bǔ)輸 出電路。 1V 5V 顯然 T1的集電 結(jié)反偏，導(dǎo)致 T T5截止。 倒置情況下， T1可 向 T2基極 提供較大電流。 典型值 ③ 關(guān)門(mén)電平 UOFF：輸出為 ，所對(duì)應(yīng)的輸入電壓稱(chēng)為關(guān)門(mén) 電平 UOFF。 UON 輸出低電平 UOFF 關(guān)門(mén)電平 開(kāi)門(mén)電平 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 2)集電極開(kāi)路的 TTL與非門(mén) (OC門(mén) ) 去掉普通 TTL與非門(mén)中的 T T4管，讓 T5管的集電極開(kāi)路，即構(gòu)成 集電極開(kāi)路的“與非”門(mén) 。 C D F2 amp。 RC ＋ 12V OC門(mén)還可以用來(lái) 驅(qū)動(dòng)指示燈、 繼電器 等，如左圖所示電路。 三態(tài)門(mén)電路分析 三態(tài)門(mén)控制端 EN=0(有效態(tài) )時(shí)，控制端行使控制權(quán)，此時(shí) T1飽和，其基極電位約為 1V，使 T T5截止，同時(shí) D2導(dǎo)通使T T4也截止。 利用三態(tài)門(mén)可以實(shí)現(xiàn)總線結(jié)構(gòu) 圖示為三態(tài)門(mén)總線結(jié)構(gòu)圖。 總線 （ BUS） D1 amp。 amp。 amp。 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 具有圖騰結(jié)構(gòu)的幾個(gè) TTL與非門(mén)輸出端不能并聯(lián)； 輸出高電平 UOH()、輸出低電平 UOL()， 關(guān)門(mén)電平 UOFF(1V)， 開(kāi)門(mén)電 電平 UON()， 輸入高電平噪聲容限UNL=UOFF－ UIL， 輸入低電平電流 IIL()， 扇出系數(shù) NO(NO越大帶負(fù)載能力越強(qiáng) )等。 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 (3)CMOS集成電路 1)CMOS反相器 UDD ui u0 T1 T2 PMOS NMOS 工作原理 如果要使電路中的絕緣柵型場(chǎng)效應(yīng)管 形成導(dǎo)電溝道， T1的柵源電壓必須大于 開(kāi)啟電壓的值， T2的柵源電壓必須低于 開(kāi)啟電壓的值，所以，電源電壓 UDD必 須大于兩管開(kāi)啟電壓的絕對(duì)值之和。 載管為 P溝道增強(qiáng)型 MOS管，兩管的漏極接在一起作為電路 的輸出端，兩管的柵極接在一起作為電路的輸入端， T T2 源極與其襯底相連，一個(gè)接地，一個(gè)接電源。即在輸入電壓為 0V~10V的范圍內(nèi)， 至少有一個(gè)管子是導(dǎo)通的，即 u0=ui。傳輸門(mén)在數(shù)字電路中起開(kāi)關(guān)作用，所以也稱(chēng)作 模擬開(kāi)關(guān) 。 ⑥ CMOS電路的電源電壓允許范圍較大，約在 3~18V； ⑦ CMOS電路適合于特殊環(huán)境下工作 ； CMOS集成電路雖然出現(xiàn)較晚，但發(fā)展很快，更便于向大規(guī)模集成電路發(fā)展。 R ＋ 5V CMOS門(mén) amp。 TTL門(mén)的邏輯高電平約為 ；低電平約為 。三態(tài)門(mén)主要應(yīng)用于總線傳送，它可進(jìn)行單向數(shù)據(jù)傳送，也可以進(jìn)行雙向數(shù)據(jù)傳送。 1. 組合邏輯電路的分析 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 已知 邏輯圖 寫(xiě)出 邏輯式 運(yùn)用邏輯代數(shù) 化簡(jiǎn)或變換 列出邏輯 真值表 指出 邏輯功能 分析下圖所示組合電路的功能。 amp。 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 化簡(jiǎn) A B C F amp。 2 1F2F3FFABF ?1BCF ?2CAF ?3 3 CABCAB CABCABF ??? ???ACBCABFFFF 321 ??A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 1 4 5 1 當(dāng)輸入 A、 B、 C中有 2個(gè)或 2個(gè)以上 為 1時(shí)，輸出 F就為 1，否則輸出 F為 0。 BAF ??2BFFF ??? 213 1 2 3 應(yīng)用了反演律 應(yīng)用了吸收律 由最簡(jiǎn)式可直接看出： 電路輸出只與輸入 AB有 關(guān)，且具有 與非 功能。 A B F ≥1 ≥1 ≥1 ≥1 BABABABBAABABBAABAF??????????????)()(同或 功能 同或 功能 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 2. 組合邏輯電路的設(shè)計(jì) 根據(jù)給定的邏輯功能，畫(huà)出實(shí)現(xiàn)該功能的邏輯電路的過(guò)程稱(chēng)為組合邏輯電路的設(shè)計(jì) 。 設(shè)黃、綠、紅三燈分別用輸入變量 A、 B、 C表示， 燈亮 時(shí)為工作，其值為“ 1”， 燈滅 時(shí)為不工作，其值 為“ 0”；輸出報(bào)警信號(hào)用 F表示，正常工作時(shí) F值為“ 0”，出現(xiàn)故障時(shí) F值為“ 1”。 amp。 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 1. 分析圖示電路的邏輯功能 2. 試設(shè)計(jì)一個(gè)三變量的判奇電路。 C C B B F F1 F2 F3 F4 F5 F6 B和 C的 異或 功能 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 常用的組合邏輯電路器件 1. 編碼器 把若干個(gè) 0和 1按一定規(guī)律編排起來(lái)的過(guò)程稱(chēng)為 編碼 。二進(jìn) 制編碼是 將某種特定信息編成二進(jìn)制代碼的電路 ；二 —十 進(jìn)制編碼是 將十進(jìn)制的十個(gè)數(shù)碼編成二進(jìn)制代碼的電路 。 (1)10線 —4線優(yōu)先編碼器 在數(shù)字系統(tǒng)中，當(dāng)編碼器同時(shí)有多個(gè)輸入為有效時(shí)，常 要求輸出不但有意義，而且應(yīng)按事先編排好的優(yōu)先順序輸 出，即要求編碼器只對(duì)其中優(yōu)先權(quán)最高的一個(gè)輸入信號(hào)進(jìn) 行編碼，具有此功能的編碼器稱(chēng)為 優(yōu)先編碼器 。常用的集成芯片有 74LS147等。 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 74LS147優(yōu)先編碼器真值表 從真值表中可以看出，當(dāng)無(wú)輸入信號(hào)或輸入信號(hào)中無(wú)低電平“ 0”時(shí)，輸出端全部為高電平“ 1”；若輸入端 I9為“ 0”時(shí)，不論其它輸入端是否有輸入信號(hào)輸入，輸出為 0110；再根據(jù)其它輸入端的情況可以得出相應(yīng)的輸出代碼 。 I7的優(yōu)先級(jí)別最高， I0級(jí)別最低。 片優(yōu)先編碼輸出端 GS＝０時(shí)，表示電路處于正常編碼且又有編碼信號(hào)輸入時(shí)的狀態(tài)。 0Y1 6I1 5I1 4I1 3I1 2I1 1I1 0I1 由 74LS148變量編碼器功能電路圖可看出：當(dāng)某個(gè)輸入低 電平時(shí)，按優(yōu)先級(jí)別，輸出分別為 000、 00 010 000 001 010 011 100 101 110 111 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 74LS148變量編碼器的擴(kuò)展應(yīng)用 利用使能端的作用，可以用兩塊 74LS148擴(kuò)展為 16線 —4線優(yōu)先編碼器。 89101112131415 IIIIIIIIS74 L S 14 8 01234567 IIIIIIIIS01234567 IIIIIIII74 L S 14 8 01234567 IIIIIIIISamp。 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 2. 譯碼器 譯碼和編碼的過(guò)程相反。 譯碼器在數(shù)字系統(tǒng)中有廣泛的用途，不僅用于代碼的轉(zhuǎn)換、終端的數(shù)字顯示，還用于數(shù)據(jù)分配、存儲(chǔ)器尋址和組合控制信號(hào)等。常見(jiàn)的變量譯碼器有 3線 —8線譯碼 器 74 LS138， 4線 —16線譯碼器 74LS154和帶鎖存的 3線 —8 線譯碼器 74LS131等。 amp。 amp。當(dāng)輸入信號(hào)最高位 A3＝ 0時(shí)，高位芯片被禁止， Y15~Y8輸出全部為“ 1”，低位芯片被選中，低電平“ 0”輸出端由 A A A0決定。 利用 74LS138實(shí)現(xiàn)邏輯函數(shù) F＝ AB＋ BC＋ AC F＝ ∑m(1,2,3,4,5,6)構(gòu)成的邏輯電路圖 74LS138譯碼器可實(shí)現(xiàn)邏輯函數(shù) C B “1” A 76543210 YYYYYYYY 2B2A1210 GGGAAA74LS138 amp。 數(shù)碼管是用某些特 殊的半導(dǎo)體材料分段式封裝而成 的顯示譯碼器常見(jiàn)器件 。前者 某一段接高電平時(shí)發(fā)光，后者某一段接低電平時(shí)發(fā)光。 G N DAAR B ILTAA 0312 74LS48 g CC e d c b a fU1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 BI/RBO 圖示為集成顯示譯碼器74LS48的管腳排列圖 。 這種集成電路不允許任何引線端子懸空，在連接電路時(shí)必 須要加以注意。 電子技術(shù)基礎(chǔ) 邏輯門(mén)與組合邏輯電路 74LS48 功能真值表 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 0 0 1 0 1 1 1 1 0 1 1 1 0 1 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 1 1 1 0 0 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 0 1 1 1 1 1 1 0 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 功能顯示 a b c d e f g A3A2A1A0 B