數(shù)字秒表的設(shè)計與實現(xiàn)實驗報告-wenkub
2023-02-05 17:21:54 本頁面
【正文】 結(jié)果,仿真結(jié)果表明該設(shè)計方案的正確,展示了VHDL語言的強大功能和優(yōu)秀特性。 對于某些小批量應(yīng)用的場合， 甚至可以直接利用FPGA實現(xiàn)， 無需再去訂制專門的數(shù)字芯片。 采用VHDL硬件描述語言進行軟件設(shè)計，最后將程序下載到電路板上運行。 圖 12 系統(tǒng)功能要求秒表的計時范圍為00’00”00 ~ 59’59”99。在秒表暫停計時的情況下，按下“Split/Reset”鍵，秒表復(fù)位歸零。設(shè)計輸入：ISE提供的設(shè)計輸入工具包括用于HDL代碼輸入和查看報告的ISE文本編輯器（The ISE Text Editor），用于原理圖編輯的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于狀態(tài)機設(shè)計的StateCAD以及用于約束文件編輯的Constraint Editor等。 下載：包括BitGen，用于將布局布線后的設(shè)計文件轉(zhuǎn)換為位流文件，還包括了IMPACT，功能是進行芯片配置和通信，控制將程序燒寫到FPGA芯片中去。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。該模塊的源代碼詳見附錄1，圖21為由ISE得到的設(shè)計綜合圖，圖22為由ModelSim所得到的仿真圖。下面以以模6計數(shù)器為例，其VHDL源程序詳見附錄2。鎖存器該模塊部分VHDL源程序詳見附錄3，圖25為由ModelSim所得到的仿真圖。其狀態(tài)轉(zhuǎn)換關(guān)系如表一，其VHDL源程序詳見附錄4。 掃描控制電路包括掃描計數(shù)器、數(shù)據(jù)選擇器和7段譯碼器，控制8個數(shù)碼管以掃描方式顯示計時結(jié)果，該模塊部分VHDL源程序詳見附錄5。圖210是由ISE得到的設(shè)計綜合圖。設(shè)計輸入完成后,進行整體的編譯和邏輯仿真,然后進行轉(zhuǎn)換、延時仿真生成配置文件,最后下載至FPGA器件,完成結(jié)果功能配置,實現(xiàn)其硬件功能。通過實驗驗證，本文設(shè)計的數(shù)字秒表計時準(zhǔn)確、 性能穩(wěn)定， 可以很容易嵌入其他復(fù)雜的數(shù)字系統(tǒng)，充當(dāng)計時模塊。use 。entity div_fre_1khz_new is Port ( clk : in STD_LOGIC。end div_fre_1khz_new。 signal count_10k_curr:std_logic_vector(11 downto 0):=(others=39。039。)。 signal count_100hz_curr:std_logic_vector(3 downto 0):=(others=39。039。end process。 end if。利用的到的10KHz分頻得到1KHz的時鐘P2:process(count_1k_curr) isbegin if count_1k_curr=9 then count_1k_next=(others=39。 end if。 then count_1k_curr=count_1k_next。利用的到的10KHz分頻得到100Hz的時鐘P3:process(count_100hz_curr) isbegin if count_100hz_curr=9 then count_100hz_next=(others=39。 end if。 then count_100hz_curr=count_100hz_next。2 模10和模6計數(shù)器VHDL源程序 模10計數(shù)器library IEEE。 Unment the following library declaration if instantiating any Xilinx primitives in this code.library UNISIM。 carry_in:in std_logic。architecture Behavioral of counter_10 issignal con:STD_LOGIC_VECTOR (3 downto 0):=0000。039。 then if carry_in = 39。)。 end if。out10=con。139。2 模6計數(shù)器library IEEE。 Unment the following library declaration if instantiating any Xilinx primitives in this code.library UNISIM。 carry_in:in std_logic。architecture Behavioral of counter_10 issignal con:STD_LOGIC_VECTOR (3 downto 0):=0000。039。 then if carry_in = 39。)。 end if。out10=con。139。3 鎖存器library IEEE。 Unment the following library declaration if instantiating any Xilinx primitives in this code.library UNISIM。 count_in2 : in STD_LOGIC_VECTOR (3 downto 0)。 count_in6 : in STD_LOGIC_VECTOR (3 downto 0)。 count_out4 : out STD_LOGIC_VECTOR (3 downto 0)。architecture Behavioral of latch isbeginprocess(en,count_in1,count_in2,count_in3,count_in4,count_in5,count_in6)begin if en=39。 count_out3=count_in3。 end if。use 。use 。 clean: out STD_LOGIC。architecture Behavioral of control issignal state:STD_LOGIC_VECT
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