數(shù)字秒表的設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)報(bào)告(已修改)
2025-02-02 17:21 本頁(yè)面
【正文】 電 子 科 技 大 學(xué)《數(shù)字秒表課程設(shè)計(jì)》姓 名: xxx學(xué) 號(hào)： 學(xué) 院： 指導(dǎo)老師：xx摘要EDA技術(shù)作為電子工程領(lǐng)域的一門(mén)新技術(shù)，極大的提高了電子系統(tǒng)設(shè)計(jì)的效率和可靠性。采用VHDL硬件描述語(yǔ)言， 運(yùn)用ModelSim等EDA仿真工具。該設(shè)計(jì)具有外圍電路少、集成度高、可靠性強(qiáng)等優(yōu)點(diǎn)。 通過(guò)數(shù)碼管驅(qū)動(dòng)電路動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。給出部分模塊的VHDL源程序和仿真結(jié)果,仿真結(jié)果表明該設(shè)計(jì)方案的正確,展示了VHDL語(yǔ)言的強(qiáng)大功能和優(yōu)秀特性。關(guān)鍵詞：FPGA, VHDL, EDA, 數(shù)字秒表目錄第一章 引言 4第二章 設(shè)計(jì)背景 5 方案設(shè)計(jì) 5 系統(tǒng)總體框圖 5 FPGA實(shí)驗(yàn)板 5 系統(tǒng)功能要求 6 開(kāi)發(fā)軟件 6 6 ModelSim簡(jiǎn)介 6 VHDL語(yǔ)言簡(jiǎn)介 7第三章 模塊設(shè)計(jì) 8 分頻器 8 計(jì)數(shù)器 8 數(shù)據(jù)鎖存器 9 控制器 9 掃描控制電路 10 按鍵消抖電路 11第四章 總體設(shè)計(jì) 12第五章 結(jié)論 13附錄 14第一章 引言數(shù)字集成電路作為當(dāng)今信息時(shí)代的基石，不僅在信息處理、工業(yè)控制等生產(chǎn)領(lǐng)域得到普及應(yīng)用，并且在人們的日常生活中也是隨處可見(jiàn)， 極大的改變了人們的生活方式。面對(duì)如此巨大的市場(chǎng)， 要求數(shù)字集成電路的設(shè)計(jì)周期盡可能短、 實(shí)驗(yàn)成本盡可能低， 最好能在實(shí)驗(yàn)室直接驗(yàn)證設(shè)計(jì)的準(zhǔn)確性和可行性， 因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA。 對(duì)于芯片設(shè)計(jì)而言， FPGA的易用性不僅使得設(shè)計(jì)更加簡(jiǎn)單、快捷， 并且節(jié)省了反復(fù)流片驗(yàn)證的巨額成本。 對(duì)于某些小批量應(yīng)用的場(chǎng)合， 甚至可以直接利用FPGA實(shí)現(xiàn)， 無(wú)需再去訂制專(zhuān)門(mén)的數(shù)字芯片。文中著重介紹了一種基于FPGA利用VHDL硬件描述語(yǔ)言的數(shù)字秒表設(shè)計(jì)方法， 在設(shè)計(jì)過(guò)程中使用基于VHDL的EDA工具M(jìn)odelSim對(duì)各個(gè)模塊仿真驗(yàn)證， 并給出了完整的源程序和仿真結(jié)果。第二章 設(shè)計(jì)背景 方案設(shè)計(jì)本次試驗(yàn)采用如下方案：由基本數(shù)字邏輯單元進(jìn)行設(shè)計(jì),它由振蕩器產(chǎn)生一定頻率的方波脈沖，該信號(hào)的頻率為48MHz，之后由分頻器對(duì)方波脈沖進(jìn)行分頻，分別得到實(shí)驗(yàn)所需的1KHz和100Hz兩種頻率，以達(dá)到設(shè)計(jì)電路所需的頻率脈沖，100Hz脈沖作為時(shí)鐘信號(hào)驅(qū)動(dòng)計(jì)數(shù)器進(jìn)行計(jì)數(shù)，1KHz作為掃描頻率，產(chǎn)生計(jì)數(shù)信號(hào)，最后由一個(gè)38譯碼器譯碼并在數(shù)碼管上顯示。本次試驗(yàn)不需要搭建硬件電路，是基于FPGA的數(shù)字秒表設(shè)計(jì)方法。 采用VHDL硬件描述語(yǔ)言進(jìn)行軟件設(shè)計(jì)，最后將程序下載到電路板上運(yùn)行。 系統(tǒng)總體框圖本實(shí)驗(yàn)所設(shè)計(jì)的數(shù)字秒表主要有分頻器計(jì)數(shù)器、數(shù)據(jù)鎖存器、控制器、掃描計(jì)數(shù)器、數(shù)據(jù)選擇器和7段譯碼器，顯示電路、按鍵消抖電路組成。系統(tǒng)框圖如下圖所示。圖 11 FPGA實(shí)驗(yàn)板我們將在EECFPGA實(shí)驗(yàn)板上完成秒表的設(shè)計(jì)實(shí)現(xiàn)，實(shí)驗(yàn)板原理如圖13所示。 圖 12 系統(tǒng)功能要求秒表的計(jì)時(shí)范圍為00’00”00 ~ 59’59”99。有兩個(gè)按鈕開(kāi)關(guān)Start/Stop和Split/Reset，控制秒表的啟動(dòng)、停止、分段和復(fù)位：在秒表已經(jīng)被復(fù)位的情況下，按下“Start/Stop”鍵，秒表開(kāi)始計(jì)時(shí)。在秒表正常運(yùn)行的情況下，如果按下“Start/Stop”鍵，則秒表暫停計(jì)時(shí)；再次按下該鍵，秒表繼續(xù)計(jì)時(shí)。在秒表正常運(yùn)行的情況下，如果按下“Split/Reset”鍵，顯示停止在按鍵時(shí)的時(shí)間，但秒表仍然在計(jì)時(shí)；再次按下該鍵，秒表恢復(fù)正常顯示。在秒表暫停計(jì)時(shí)的情況下，按下“Split/Reset”鍵，秒表復(fù)位歸零。 開(kāi)發(fā)軟件。 ISE的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載，涵蓋了可編程邏輯器件開(kāi)發(fā)的全過(guò)程，從功能上講，完成CPLD/FPGA的設(shè)計(jì)流程無(wú)需借助任何第三方EDA軟件。ISE涵蓋的功能有設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)以及下載。設(shè)計(jì)輸入：ISE提供的設(shè)計(jì)輸入工具包括用于HDL代碼輸入和查看報(bào)告的ISE文本編輯器（The ISE Text Editor），用于原理圖編輯的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的StateCAD以及用于約束文件編輯的Constraint Editor等。綜合：ISE的綜合工具不但包含了Xilinx自身提供的綜合工具XST，同時(shí)還可以?xún)?nèi)嵌Mentor Graphics公司的Leonardo Spectrum和Synplicity公司的Synplify，實(shí)現(xiàn)無(wú)縫鏈接。 仿真：ISE本身自帶了一個(gè)具有圖形化波形編輯功能的仿真工具HDL Bencher，同時(shí)又提供了使用Model Tech公司的Modelsim進(jìn)行仿真的接口。 實(shí)現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時(shí)序分析、管腳指定以及增量設(shè)計(jì)等高級(jí)功能。 下載：包括BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流文件，還包括了IMPACT，功能是進(jìn)行芯片配置和通信，控制將程序燒寫(xiě)到FPGA芯片中去。 ModelSim簡(jiǎn)介ModelSim是Mentor公司的產(chǎn)品。在業(yè)界，它被認(rèn)為是最優(yōu)秀的HDL語(yǔ)言仿真軟件。它提供友好的仿真環(huán)境，是支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核。其個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。 VHDL語(yǔ)言簡(jiǎn)介VHDL全名VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。VHDL翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部和內(nèi)部，即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。現(xiàn)在，VHDL和VERILOG作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。第三章 模塊設(shè)計(jì) 分頻器對(duì)晶體振蕩器產(chǎn)生的48MHz時(shí)鐘信號(hào)進(jìn)行分頻，產(chǎn)生100Hz的時(shí)間基準(zhǔn)信號(hào)。本實(shí)驗(yàn)先將晶體震蕩的頻率分頻得到10KHz的信號(hào)，再?gòu)?0KHz信號(hào)得到1KHzde掃描頻率，最后再產(chǎn)生計(jì)數(shù)的基準(zhǔn)頻率。該模塊的源代碼詳見(jiàn)附錄1，圖21為由ISE得到的設(shè)計(jì)綜合圖，圖22為由ModelSim所得到的仿真圖。圖 21 圖 22由圖22的分頻器仿真圖可以發(fā)現(xiàn)，本程序依次得到了10KHz、1KHz、100Hz三種不同的頻率. 計(jì)數(shù)器對(duì)時(shí)間基準(zhǔn)脈沖進(jìn)行計(jì)數(shù)，完成計(jì)時(shí)功能。，因
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