基于fpga進(jìn)行vga控制器設(shè)置實(shí)現(xiàn)顯示器條紋顯示-wenkub
2023-01-31 10:44:57 本頁面
【正文】 Vsync=39。039。039。 end if。event and div_25m=39。 process(div_25m,rst) begin if rst=39。signal Scan_clc:std_logic。signal Vsys_20b:std_logic_vector(19 downto 0)。 輸出時鐘 CLKIN_IBUFG_OUT : out std_logic。end main。use 。實(shí)驗(yàn)方法、步驟：基本設(shè)計(jì)思想如下圖所示：分為這四個模塊，產(chǎn)生Hsync(行同步)，Vsync(幀同步)以及RGB色彩的輸出。顯示需要R，G，B，Hsync(行同步)，Vsync(幀同步)五個信號輸出到顯示器，本設(shè)計(jì)按照VGA工業(yè)標(biāo)準(zhǔn)輸出640*480： 圖1 VGA接口信號基本時序圖圖2 FPGA板上的VGA接口圖3 VGA(640*48060Hz)時序圖VGA顯示的設(shè)計(jì)模塊為：說明：設(shè)計(jì)中FPGA板的VGA接口將R，G，B分別設(shè)為定義為2位，3位，3位，例如顯示紅色RGB可以輸出為11000000,綠色輸出為00111000，藍(lán)色輸出為00000111.表1 25MHz 640*48060Hz模式下VGA的時序規(guī)格說明1. 像素時鐘配置為25Mhz。實(shí)驗(yàn)?zāi)康呐c要求：VGA控制器設(shè)計(jì)實(shí)現(xiàn)顯示器條紋顯示要求：通過FPGA板的VGA接口在顯示器上顯示一幅640*480由六條不同顏色的條紋組成的圖像。2. 編寫代碼時，需要用到的常數(shù)參考表一。具體設(shè)計(jì)VHDL代碼library IEEE。entity main is port(clk,rst:in std_logic。architecture Behavioral of main isponent d is DCM 分頻模塊，輸出25M 時鐘 port ( CLKIN_IN : in std_logic。 LOCKED_OUT : out std_logic)。signal Hsys_10b:std_logic_vector(9 downto 0)。signal data_sel:std_logic_vector(1 downto 0)。039。139。 end if。 then
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