基于fpga進行vga控制器設(shè)置實現(xiàn)顯示器條紋顯示(存儲版)
【正文】 and Hsys_10b112 then Hsync=39。 elsif Hsys_10b=160 and Hsys_10b800 then Hsync=39。039。039。 end if。139。 end process。139。 else data=00000000。NET rst PULLUP。 NET data(6) LOC = P83。 教師批改學(xué)生實驗報告時間應(yīng)在學(xué)生提交實驗報告時間后10日內(nèi)。 NET data(4) LOC = P78。NET clk IOSTANDARD = LVCMOS33。 when others= data=00000000。139。 end if。 elsif div_25m39。139。139。 end process。data_Hsend=39。data_Hsend=39。139。 then Hsys_10b=Hsys_10b + 1。 end if。139。139。 then Vsync=39。139。signal data_sel:std_logic_vector(1 downto 0)。 LOCKED_OUT : out std_logic)。entity main is port(clk,rst:in std_logic。2. 編寫代碼時，需要用到的常數(shù)參考表一。顯示需要R，G，B，Hsync(行同步)，Vsync(幀同步)五個信號輸出到顯示器，本設(shè)計按照VGA工業(yè)標(biāo)準(zhǔn)輸出640*480： 圖1 VGA接口信號基本時序圖圖2 FPGA板上的VGA接口圖3 VGA(640*48060Hz)時序圖VGA顯示的設(shè)計模塊為：說明：設(shè)計中FPGA板的VGA接口將R，G，B分別設(shè)為定義為2位，3位，3位，例如顯示紅色RGB可以輸出為11000000,綠色輸出為00111000，藍色輸出為00000111.表1 25MHz 640*48060Hz模式下VGA的時序規(guī)格說明1. 像素時鐘配置為25Mhz。use 。 輸出時鐘 CLKIN_IBUFG_OUT : out std_logic。signal Scan_clc:std_logic。event and div_25m=39。039
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