基于fpga進(jìn)行vga控制器設(shè)置實(shí)現(xiàn)顯示器條紋顯示(完整版)
【正文】 n Vsync=39。039。 end if。 process(div_25m,rst) begin if rst=39。signal Vsys_20b:std_logic_vector(19 downto 0)。end main。實(shí)驗(yàn)方法、步驟：基本設(shè)計(jì)思想如下圖所示：分為這四個(gè)模塊，產(chǎn)生Hsync(行同步)，Vsync(幀同步)以及RGB色彩的輸出。實(shí)驗(yàn)?zāi)康呐c要求：VGA控制器設(shè)計(jì)實(shí)現(xiàn)顯示器條紋顯示要求：通過FPGA板的VGA接口在顯示器上顯示一幅640*480由六條不同顏色的條紋組成的圖像。具體設(shè)計(jì)VHDL代碼library IEEE。architecture Behavioral of main isponent d is DCM 分頻模塊，輸出25M 時(shí)鐘 port ( CLKIN_IN : in std_logic。signal Hsys_10b:std_logic_vector(9 downto 0)。039。 end if。 elsif div_25m39。039。139。 then Hsys_10b=0000000000。 end process。event and div_25m=39。data_Hsend=39。data_Hsend=39。Scan_clc=39。139。 end process。139。039。139。 end if。NET data(0) LOC = P74。 NET Vsync LOC = P68。 DCM設(shè)置：綜合結(jié)果：綜合分析：仿真波形實(shí)際測(cè)試：實(shí)驗(yàn)結(jié)論：本實(shí)驗(yàn)設(shè)計(jì)達(dá)到了實(shí)驗(yàn)要求，產(chǎn)生了預(yù)期效果，通過本實(shí)驗(yàn) ，進(jìn)一步了解了 如何設(shè)計(jì)FPGA外部設(shè)備的 驅(qū)動(dòng)時(shí)鐘，對(duì)計(jì)數(shù)器的設(shè)計(jì)有了更深一步的認(rèn)識(shí)。 NET data(2) LOC = P76。 end Behavioral。 when 01= data=00111000。 elsif div_25m39。 end if。039。 if Scan_16b=63999 then
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1