【正文】 digital display, key input parts, all on a FPGA chip, the whole system is very pact, and with flexible field is modified. Key Words： VHDL language。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。頻率信號易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測量精 度。早期采用分立元件設(shè)計的頻率計成品體積大、穩(wěn)定性差、功耗高而且設(shè)計費時、設(shè)計周期長，不能很快的將最初的概念設(shè)想轉(zhuǎn)為系統(tǒng)實現(xiàn)。這對傳統(tǒng)的通用集成電路來說則需要重新設(shè)計、重新布線，而可編程邏輯器件的出現(xiàn)克服了這個缺點。 SOPC 具有信號處理快 、設(shè)計周期短、成本低、易集成等特點，被稱為“半導(dǎo)體產(chǎn)業(yè)的未來 ，這也將成為未來儀器儀表測量系統(tǒng)設(shè)計的發(fā)展方向。例如，泰克推出的最新頻率計／分析儀不僅能夠精確測量出頻率、周期、時間、脈沖或相位、占空比、 Vmax、 Vmin、 Vpp 等 13 種以上不同的參數(shù)，還提供數(shù)據(jù)統(tǒng)計、柱狀圖以及趨勢圖等被測信號進(jìn)行全面分析的分析模式，而且還能進(jìn)行時域的 Allan 方差測試；泰克的 FCA3000 和 FCA3100 系列提供了最高達(dá) 20GHz 的寬頻率范圍，而且實現(xiàn)了每秒 12 位數(shù)字頻率分辨率和單次 50 ps(FCA3100)或 100 ps(FCA3000)的時間分辨率。 目前，頻率測量的方法有比較測頻法、響應(yīng)測頻法、直接測頻法、內(nèi)插法、游標(biāo)法、多周期同步法、全同步數(shù)字測頻法等等。全同步數(shù)字測頻法徹底消除了被測信號和基準(zhǔn)頻率信號的177。 九江學(xué)院學(xué)士學(xué)位論文 3 第 2 章 數(shù)字頻率計的要求 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更加重要。 課題的研究內(nèi)容 （ 1）比較分 析常用頻率計的原理和差別，選擇適合本設(shè)計的設(shè)計方法。 （ 5）對頻率計的附件電路進(jìn)行設(shè)計，完成總體的頻率計設(shè)計，使其成為一個完整系統(tǒng)。 測頻法就是在確定的閘門時間 Tw內(nèi)，記錄被測信號的變化周期數(shù)（或脈沖個數(shù)） Nx，則被是信號的頻率為 fx=Nx/Tw 。一般取 1 s作為閘門時間。 九江學(xué)院學(xué)士學(xué)位論文 5 設(shè)計流程圖 使用 MAX+PLUSⅡ進(jìn)行可編程邏輯器件開發(fā)主要包括 4 個階段：設(shè)計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和定時分析）和器件編程，流程如圖 2. 1所示： 圖 設(shè)計流程圖 設(shè)計要求 設(shè)計輸入 編譯處理 驗證 器件編程 器件測試 系統(tǒng)產(chǎn)品 設(shè)計修改 基于 VHDL 的頻率計設(shè)計 6 第 4 章 數(shù)字頻率計各模塊功能介紹 在原理圖中共有 5個模塊 : 頻率控制模塊、 十進(jìn)制計數(shù)器模塊、鎖存模塊、譯碼模塊、系統(tǒng)模塊 ,我們將利用 VHDL語言分別對這 5個模塊進(jìn)行源程序設(shè)計。 use 。 clr : out std_logic。 begin process(clk) begin if clk39。 end if。 and div2clk=39。 else clr=39。 lock=not div2clk。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產(chǎn)生來對六個級聯(lián)十進(jìn)制計數(shù)器周期性的計數(shù)進(jìn)行控制。 Entity t10 is Port (clk,clr,CS: in std_logic。 architecture behav of t10 is begin 圖 十二進(jìn)制 CNT12 基于 VHDL 的頻率計設(shè)計 8 process(clk,clr,CS) variable cqi: std_logic_vector(3 downto 0)。039。139。 else cqi:=(others=39。 end if。 else cout=39。 end process。 完成 4 位十 進(jìn)制計數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測試和波形分析，當(dāng) CLR=0、 CS=1 是其計數(shù)值在 0 到 9999 之間循環(huán)變化， COUT 為計數(shù)進(jìn)位輸出信號，作為后面的量程自動切換模塊的輸入脈沖。 系統(tǒng)模塊的程序 如下： library ieee。 carry_out,test_clk_out : out std_logic。 architecture behav of plj is signal dula_temp1,dula_temp2,dula_temp3,dula_temp4,dula_temp5,dula_temp6 : std_logic_vector(7 downto 0)。 ponent t10 例化語句 port(clk,clr,ena : in std_logic。 ponent ctl port( clk : in std_logic。 end ponent。 end ponent。 signal cout1,cout2,cout3,cout4,cout5 : std_logic。 u2 : t10 port map(clk=cout1,clr=clr1,ena=ena1, cq=cq2,cout=cout2)。 u6 : t10 port map(clk=cout5,clr=clr1,ena=ena1, cq=cq6,cout=carry_out)。 u10 : reg4 port map(clk=lock1,cq=cq3, led=led3)。 u19:decode port map(qin = led1,qout=dula_temp1)。 u17:decode port map(qin = led5,qout=dula_temp5)。 process(mclk) 分頻：從 50MHZ分出 1HZ基準(zhǔn)信號 處理后可以產(chǎn)生用于測頻所需的計數(shù)允許、鎖存數(shù)據(jù)和清零三個控制信號。event and mclk=39。 掃描信號 if t2=10000 then t2:=0。 else t1:=t1+1。 process(clk_div1) variable count : integer range 0 to 6。 then count := count + 1。 case count is when 0 = wei_temp = 111110。 九江學(xué)院學(xué)士學(xué)位論文 13 when 2 = wei_temp = 111011。 when 4 = wei_temp = 101111。 when others =NULL。 f_in 為測試信號， mclk 為輸入時鐘， carry_out 為溢出信號， test_clk_out為內(nèi)部分頻輸出的 10000HZ信號，為方便自測該程序， wei為六個數(shù)碼管的位選， dula為數(shù)碼管的段選，如圖 鎖存器 LOCK 的 VHDL 語言源程序 鎖存模塊實現(xiàn)對計數(shù)器結(jié)果的鎖存，并將其送入譯碼模塊。 use 。 end reg4。 then led=cq。 鎖存器 LOCK 頂層設(shè)計圖 圖 鎖存器 LOCK 圖 鎖存器 LOCK頂層設(shè)計圖 九江學(xué)院學(xué)士學(xué)位論文 15 譯碼模塊 DECODER 的 VHDL 語言源程序 譯碼模塊實現(xiàn)對計數(shù)結(jié)果的譯碼，讓其直觀地顯示于數(shù)碼管上。 use 。 qout : out std_logic_vector(7 downto 0) )。 圖 譯碼模塊 DECODER 基于 VHDL 的頻率計設(shè)計 16 四選一選擇器 MUX41 的 VHDL 語言源程序 當(dāng)被測頻率超出量程時，設(shè)計分頻模塊對被測頻率進(jìn)行分頻衰減， 單位上升，從而擴(kuò)大測量頻率的范圍。 ENTITY MUX41 IS PORT(A,B,C,D:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE ONE OF MUX41 IS BEGIN PROCESS(SEL) BEGIN IF(SEL=00)THEN DATA=A。 END IF。 Use 。 END CNT4。139。 END IF。 四進(jìn)制計數(shù)器 CNT4 四進(jìn)制模塊如圖 圖 四進(jìn)制計數(shù)器CNT4 基于 VHDL 的頻率計設(shè)計 18 250 分頻器的 VHDL 語言源程序 250 分頻器的程序 如下： LIBRARY IEEE。 CLK8HZ:OUT STD_LOGIC)。 BEGIN PROCESS(CLK) BEGIN IF(CLK39。 CLK_TEMP= NOT CLK_TEMP。 END PROCESS。s Shaanxi province pass through a stop on the ancient Silk Road, Gansu39。t have a formal stage. The audience just sat on the grass. Usually, the performances became a big party with local people joining in. For him, the rewarding part about touring isn39。s Poly Theater. Their show, titled Ulan Muqir on the Grassland, depicted the history and development of the art troupe. Being from the region allowed me to embrace the culture of Inner Mongolia and being a member of the troupe showed me where I belonged, Nasun, the art troupe39。s lost, I believe, are the interesting setups and pauses that illuminate the Chinese art of 基于 VHDL 的頻率計設(shè)計 20 storytelling. Much of the plot is still there. It is the flavor that was sacrificed. The American edition uses the framework of the Empress Dowager in her senior years reminiscing at the beginning and the end of each episode, hinting at what39。s own path. He urges the reader to find rectitude and lead a moral life. He professes that, only by being self reliant, as opposed to relying on the government and being dictated to by society, can one begin leading a decent and purposeful life. He avers that such a life is the only life worth living. I agree with him. This essay was written during a time of social upheaval in America, and it is rather odd that Emerson authored it, as he was a part of the upper crust of society at the time. It just so happe。s essay titled SelfReliance. If you39。s Liaoning province, decades ago. The solider gave the old man a handmade