【正文】 PGA或CPLD 的硬件系統(tǒng)進(jìn)行統(tǒng)一的測(cè)試，以長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì)6便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，完成設(shè)計(jì) Max+PlusⅡ開(kāi)發(fā)工具 Max+PlusⅡ開(kāi)發(fā)系統(tǒng)的特點(diǎn)Max+PlusⅡ是美國(guó) Altera 公司提供的 FPGA/CPLD 開(kāi)發(fā)集成壞境，其全稱(chēng)為 Multiple Array Matrix and Programmable Logic User SystemⅡ。 時(shí)序仿真與功能仿真在編程下載前必須利用EDA工具對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試，就是所謂的仿真。 適配適配器也稱(chēng)為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。就是將使用了某種硬件描述語(yǔ)言（HDL）的電路設(shè)計(jì)文本，如VHDL或Verilog 的源程序，進(jìn)行編輯輸入。波形圖輸入方法主要用于建立和編輯波形設(shè)計(jì)文件以及輸入仿真向量和功能測(cè)試向量。基于 EDA 的 CPLD/FPGA 設(shè)計(jì)流程包括： 設(shè)計(jì)輸入1）圖形輸入圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。底層各功能模塊采用原理圖輸入方式，過(guò)程簡(jiǎn)單，另外的優(yōu)點(diǎn)是各模塊均可進(jìn)行功能仿真，便于發(fā)現(xiàn)錯(cuò)誤和進(jìn)行修改。 CPLD 器件及其特點(diǎn)CPLD器 件 繼 承 了 ASIC的 大 規(guī) 模 、 高 集 成 度 、 高 可 靠 性 的 優(yōu) 點(diǎn) ， 又 克 服了 ASIC設(shè) 計(jì) 周 期 長(zhǎng) 、 投 資 大 、 靈 活 性 差 的 缺 點(diǎn) ， 逐 步 成 為 復(fù) 雜 數(shù) 字 軟 硬 件 電路 設(shè) 計(jì) 的 理 想 首 選 ， 它 具 有 編 程 靈 活 、 集 成 度 高 、 設(shè) 計(jì) 開(kāi) 發(fā) 周 期 短 、 適 用 范圍 寬 、 開(kāi) 發(fā) 工 具 先 進(jìn) 、 設(shè) 計(jì) 制 造 成 本 低 、 對(duì) 設(shè) 計(jì) 者 的 硬 件 經(jīng) 驗(yàn) 要 求 低 、 標(biāo) 準(zhǔn)產(chǎn) 品 無(wú) 需 測(cè) 試 、 保 密 性 強(qiáng) 、 價(jià) 格 大 眾 化 、 可 編 程 性 和 實(shí) 現(xiàn) 方 案 容 易 改 等 特點(diǎn) ， 可 實(shí) 現(xiàn) 較 大 規(guī) 模 的 電 路 設(shè) 計(jì) ， 因 此 被 廣 泛 應(yīng) 用 于 產(chǎn) 品 的 原 型 設(shè) 計(jì) 和 產(chǎn) 品生 產(chǎn) （ 一 般 在 10000件 以 下 ） 之 中 。VHDL 語(yǔ)言覆蓋面廣、描述能力強(qiáng)，能支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試，是一種多層次的硬件描述語(yǔ)言。軟硬件 IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)。在方針和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能強(qiáng)大的EDA軟件不斷推出。長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì)3第 2 章 設(shè)計(jì)環(huán)境介紹本設(shè)計(jì)采用VHDL硬件描述語(yǔ)言及原理圖設(shè)計(jì)模塊作為設(shè)計(jì)輸入，內(nèi)部有強(qiáng)大的庫(kù)支持，在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次通過(guò)計(jì)算機(jī)模擬仿真驗(yàn)證。 本設(shè)計(jì)主要工作包括以下幾項(xiàng)內(nèi)容：簡(jiǎn)述了當(dāng)今頻率計(jì)的發(fā)展情況，對(duì)幾種常用的測(cè)頻方法進(jìn)行了介紹和對(duì)比。 論文所做的工作及研究?jī)?nèi)容隨著EDA 技術(shù)的發(fā)展和可編程邏輯器件的廣泛使用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展。這一塊芯片就能代替原來(lái)的許許多多的單元電路或單片機(jī)的控制芯片和大量的外圍電路。其獨(dú)到之處體現(xiàn)在用軟件取代了硬件。在傳統(tǒng)的控制系統(tǒng)中，通常將單片機(jī)作為控制核心并輔以相應(yīng)的元器件構(gòu)成一個(gè)整體。在傳統(tǒng)的生產(chǎn)制造業(yè)中，頻率計(jì)被廣泛的應(yīng)用在產(chǎn)線(xiàn)的生產(chǎn)測(cè)試中以確保產(chǎn)品質(zhì)量。EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、IC版圖設(shè)計(jì)技術(shù)、ASIC 測(cè)試和封裝技術(shù)、FPGA/CPLD編程下載技術(shù)、自動(dòng)測(cè)試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）、計(jì)算機(jī)輔助工程（CAE）技術(shù)以及多種計(jì)算機(jī)語(yǔ)言的設(shè)計(jì)概念，而在現(xiàn)代電子學(xué)方面則容納了如電子線(xiàn)路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及長(zhǎng)線(xiàn)技術(shù)理論等等，因此EDA技術(shù)是現(xiàn)代電子系統(tǒng)計(jì)、制造不可缺少的技術(shù)。它們一般具有可重編程特性，實(shí)現(xiàn)的工藝有EPROM技術(shù)、閃爍EPROM技術(shù)和EPROM技術(shù)，可用固定長(zhǎng)度的金屬線(xiàn)實(shí)現(xiàn)邏輯單元之間的互連。 EDA。該設(shè)計(jì)電路簡(jiǎn)潔，軟件潛力得到充分挖掘，低頻段測(cè)量精度高，有效防止了干擾的侵入，把 CPLD 具有的編程靈活，適用范圍寬，價(jià)格大眾化等優(yōu)點(diǎn)用于實(shí)現(xiàn)頻率計(jì)的設(shè)計(jì)。4．本人完全了解學(xué)校關(guān)于保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交論文和相關(guān)材料的印刷本和電子版本；同意學(xué)校保留畢業(yè)設(shè)計(jì)（論文）的復(fù)印件和電子版本，允許被查閱和借閱；學(xué)校可以采用影印、縮印或其他復(fù)制手段保存畢業(yè)設(shè)計(jì)（論文） ，可以公布其中的全部或部分內(nèi)容。長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì)編號(hào) 本科生畢業(yè)設(shè)計(jì)基于 CPLD 的頻率計(jì)設(shè)計(jì)Design of the Frequency Meter based on CPLD學(xué) 生 姓 名專(zhuān) 業(yè)學(xué) 號(hào)指 導(dǎo) 教 師學(xué) 院二〇一三年六月 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì)畢業(yè)設(shè)計(jì)（論文）原創(chuàng)承諾書(shū)1．本人承諾：所呈交的畢業(yè)設(shè)計(jì)（論文） 《基于 CPLD 的頻率計(jì)設(shè)計(jì)》 ，是認(rèn)真學(xué)習(xí)理解學(xué)校的《長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì)（論文）工作條例》后，在教師的指導(dǎo)下，保質(zhì)保量獨(dú)立地完成了任務(wù)書(shū)中規(guī)定的內(nèi)容，不弄虛作假，不抄襲別人的工作內(nèi)容。以上承諾的法律結(jié)果將完全由本人承擔(dān)！作 者 簽 名： 年 月 日長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì)I摘 要頻率測(cè)量是電子測(cè)量領(lǐng)域最基本也是最重要的測(cè)量之一。該頻率計(jì)采用先進(jìn)的 EDA 技術(shù)及自上而下的設(shè)計(jì)，使用流行的 VHDL 語(yǔ)言編程，并在 Max+plusII 軟件平臺(tái)上進(jìn)行編譯仿真。 CPLD長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì)I目 錄摘 要 ...............................................................IABSTRACT...........................................................II第 1 章 緒論 .........................................................1 背景 ..........................................................1 頻率計(jì)設(shè)計(jì)的目的和意義 ........................................1 論文所做的工作及研究?jī)?nèi)容 ......................................2第 2 章 設(shè)計(jì)環(huán)境介紹 .................................................3 EDA 技術(shù)的發(fā)展及 VHDL 簡(jiǎn)介 ......................................3 EDA 技術(shù)的發(fā)展 .............................................3 VHDL 簡(jiǎn)介 ..................................................3 CPLD 器件及其特點(diǎn) ..........................................4 基于 EDA 的 CPLD/FPGA 設(shè)計(jì)流程 ..................................4 設(shè)計(jì)輸入 ..................................................4 綜合 ......................................................5 適配 ......................................................5 時(shí)序仿真與功能仿真 ........................................5 編程下載 ..................................................5 硬件測(cè)試 ..................................................5 MAX+PLUSⅡ開(kāi)發(fā)工具 .............................................6 Max+PlusⅡ開(kāi)發(fā)系統(tǒng)的特點(diǎn) ..................................6 Max+PlusⅡ的功能 ..........................................6 Max+PlusⅡ的設(shè)計(jì)過(guò)程 ......................................6第 3 章 頻率計(jì)的設(shè)計(jì)原理及方案 .......................................8 頻率計(jì)的設(shè)計(jì)原理 ..............................................8 直接測(cè)頻法原理 ............................................9 等精度測(cè)頻法原理 ..........................................9 頻率計(jì)的設(shè)計(jì)方案 .............................................10 基于直接測(cè)頻法的設(shè)計(jì)方案 .................................10 基于等精度測(cè)頻法的設(shè)計(jì)方案 ...............................11第 4 章 頻率計(jì)硬件與軟件 ............................................14 頻率計(jì)硬件 ...................................................14 電源部分 .................................................14 整形部分 .................................................15長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì)II CPLD 芯片 .................................................15 顯示部分 .................................................16 鍵盤(pán)部分 .................................................17 頻率計(jì)軟件 ...................................................18 分頻器模塊 ...............................................18 閘門(mén)定時(shí)模塊 .............................................19 測(cè)頻控制信號(hào)發(fā)生器模塊 ...................................20 計(jì)數(shù)器模塊 ...............................................22 鎖存器模塊 ...............................................23 顯示模塊 .................................................24第 5 章 調(diào)試 .......................................................25 硬件調(diào)試 .....................................................25 靜態(tài)調(diào)試 .................................................25 連機(jī)仿真、在線(xiàn)動(dòng)態(tài)調(diào)試 ...................................25 軟件調(diào)試 .....................................................26參考文獻(xiàn) ...........................................................28致 謝 ............................................................29附錄 1 設(shè)計(jì)源程序 ..................................................30直接測(cè)頻法 .......................................................30等精度測(cè)頻法 .....................................................33附錄 2 電路圖 ......................................................44基于 CPLD 的頻率計(jì)頂層電路設(shè)計(jì)圖（1）直接測(cè)頻法 ................44基于 CPLD 的頻率計(jì)頂層電路設(shè)計(jì)圖（2）等精度測(cè)頻法 ..............45基于 CPLD 的頻率計(jì)硬件電路設(shè)計(jì)