【正文】 synthesizes(DDS). Direct digital synthesizing is a new frequency synthesizing technology, which adopts phase increment controled by digital. It has so many virtues such as high frequency resolving, fast frequency switching ability, continuous phase, low phase noise and integration easily for its digital operation. This article first DDS signal generator, as well as the development and summarized description of the status quo. Second, the principle of the DDS output signal and its performance analyzed. Again through the system analysis, a summary of the system39。隨著通訊和雷達(dá)技術(shù)的發(fā)展， 40年代出現(xiàn)了主要用于測(cè)試各種接收標(biāo)準(zhǔn)的信號(hào)發(fā)生器，使信號(hào)發(fā)生器從定性分析的測(cè)試儀器發(fā)展成定量分析的儀器。 自 60年代以來信號(hào)發(fā)生器有了迅速的發(fā)展，出現(xiàn)了函數(shù)發(fā)生器，這個(gè)時(shí)候的信號(hào)發(fā)生器多采用模擬電子技術(shù)，由分立元件或模擬集成電路構(gòu)成，其 結(jié) 構(gòu)復(fù)雜，且僅能產(chǎn)生正弦波、方波、鋸齒波和三角波等幾種簡(jiǎn)單波形，由于模擬電路的漂移較大，使其輸出的波形的幅度穩(wěn)定性差，而且模擬器件構(gòu)成 的電 路存在著尺寸大、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波電路結(jié)構(gòu)非常復(fù)雜。 隨著現(xiàn)代電子、計(jì)算機(jī)和信號(hào)處理等技術(shù)的發(fā)展，極大促進(jìn)了數(shù)字化技術(shù)在電子測(cè)量?jī)x器中的應(yīng)用，使原有的模擬信號(hào)處理逐步被數(shù)字信號(hào)處理所代替，從而擴(kuò)充了儀器信號(hào)的處理能力，提高了信號(hào)測(cè)量的準(zhǔn)確度、精度和變換速度。目 前，數(shù)字信 號(hào)發(fā)生器的設(shè)計(jì)主要有以下兩 xx 大學(xué)學(xué)士學(xué)位論文 2 種方式 。該系統(tǒng)實(shí)現(xiàn)的輸出波形頻率在 l0Hz— 10MHz之間，頻率偏低且輸出波形頻率不易數(shù)控調(diào)節(jié)。 第二種方式 是 基于 FPGA的 SOPC片上可編程嵌入式系統(tǒng)方式。完成這一功能的裝置被稱為頻率合成器。 頻率合成技術(shù)的發(fā)展 頻率合成技術(shù)起源于上世紀(jì) 30年代，其發(fā)展迅速，至今已經(jīng)歷了三代頻率合成器。其主要優(yōu)點(diǎn)是頻率轉(zhuǎn)換時(shí)間短，并能產(chǎn)生任意小 的頻率增量。通過改變不同的分頻比實(shí)現(xiàn)不同的頻率輸出。 1971年， 39。 DDS 研究現(xiàn)狀及意義 由于 DDS具有其他合成 技術(shù)不具備的優(yōu)點(diǎn)，短短的幾十年內(nèi)，隨著理論的不斷完善和集成電路 的技術(shù)發(fā)展， DDS走向工業(yè)應(yīng)用和商品化。其工作速度主要受 ROM和 DAC的限制，使得 DDS輸出最高頻率有限 。因此有必要提出一種新穎的數(shù)字頻率合成方式來滿足其對(duì) DDS的更高性能指標(biāo)的要求。我國(guó)對(duì) DDS的研究相對(duì)較晚，研究實(shí)現(xiàn)高速，高精度的 DDS存在大量的困難。 FPGA在 DDS技術(shù)實(shí)現(xiàn)中的應(yīng)用對(duì)于 DDS系統(tǒng)數(shù)字部分的設(shè)計(jì)，首先會(huì)遇到在 FPGA設(shè)計(jì)中非常典型的跨時(shí)鐘傳輸?shù)膯栴}，單片機(jī)的輸出時(shí)鐘是 ps級(jí)的，而FPGA中的數(shù)字系統(tǒng)卻是 ns級(jí)的，傳輸速度的匹配直接影響到了輸入控制字的穩(wěn)定 。 相位累加器設(shè)計(jì)的好壞將直接影響到整個(gè)系統(tǒng) 的性能 。 FPGA內(nèi)部功能都是用 Verilog語(yǔ)言 實(shí)現(xiàn) 。 采用 FPGA設(shè)計(jì)，首先其輸入、輸出接口方案都需要仔細(xì)考慮好，確定其輸入和輸出的數(shù)據(jù)量和控制量、位數(shù)、 I/O位置等，以及和外圍電路的接口及控制 xx 大學(xué)學(xué)士學(xué)位論文 5 時(shí)序、控制方式等。 采用 FPGA設(shè)計(jì)實(shí)現(xiàn) DDS電路的可行性和可靠性，也更為靈活，可根據(jù)需要進(jìn)行接口和控制方式的修改，只要改變 FPGA中 ROM表的數(shù)據(jù)， DDS電路就可以產(chǎn)生任意的波形。結(jié)合DDS 的基本原理和 FPGA 的結(jié)構(gòu)及特點(diǎn)，設(shè)計(jì)的系統(tǒng)由 FPGA 芯片，數(shù)模轉(zhuǎn)換器，幅度調(diào)節(jié)電路，功率放大電路和輸入、顯示電路組成。 xx 大學(xué)學(xué)士學(xué)位論文 6 第 2章 DDS 技術(shù) DDS 頻率合成的原理與結(jié)構(gòu) 直接數(shù)字式頻率合成技術(shù) (DDS)是近年來隨著數(shù)字集成電路和計(jì)算機(jī)的發(fā)展而迅速發(fā)展起來的一種新的頻率合成技術(shù)。下面，通過從相位出發(fā)的正弦函數(shù)產(chǎn)生描述 DDS的概念。改變頻率控制字時(shí)，相位增量發(fā)生變化，取樣值的周期隨之而變，從而合成所需頻率。 頻 率 字控 制 器相 位 寄 存 器 正 弦 查 詢 表 數(shù) 模 轉(zhuǎn) 換 器 低 通 濾 波 器參 考 時(shí) 鐘 源頻 率 控 制 字( F S P )M S BL B SKN m Mf o相 位 累 加 器N C Of c 圖 21 DDS 的原理框圖 圖 21中 ， cf 為參考時(shí)鐘頻率 ， CT =1/ cf ； of 為輸出頻率 ， To =1/ of ； K為 xx 大學(xué)學(xué)士學(xué)位論文 7 頻率控制字， N為相位累加器的字長(zhǎng)， m為 ROM地址線位數(shù)， M為 ROM數(shù)據(jù)線位數(shù)，即 DAC的位數(shù)。 可見 K和時(shí)鐘頻率 cf 共同決定著 DDS輸出信號(hào) of 的頻率值，它們之間的關(guān)系滿足 ： of =K/ N2 cf? （ 2— 1） 當(dāng) K=1時(shí)， DDS為最小頻率輸出，則 DDS的最小頻率分辨率可達(dá) ： minf? =1/ N2 cf? （ 2— 2） 由 式 （ 2— 2） 可 知 ， DDS相當(dāng)于一個(gè)小數(shù)分頻器。 DDS 的結(jié)構(gòu) DDS的基本結(jié)構(gòu)包括相位累加器 (PD)、正弦查詢表 (ROM)、數(shù)模轉(zhuǎn)換器(DAC)和低通濾波器 (LPF)，其中 DDS從頻率寄存器開始到波形存儲(chǔ)表的數(shù)字部分通常也可稱作數(shù)控振蕩器 (NCONumerical Control Oscillator)。若當(dāng)前相位累加器的值為 ?n，經(jīng)過一個(gè)時(shí)鐘周期后變?yōu)???1n，則滿足 ： ??1n=?n+K （ 2— 3） 由式 （ 2— 3） 可見， ?n為一等差數(shù)列，不難得出 ： ?n =nK+?0 （ 2— 4） 其中 ?0為相位累加器的初始相位值。若 m=12， M=8，可以算出 ROM的容量為 32768bit。 DAC有電壓和電流輸出兩種，其輸出的信號(hào)并不能真正連續(xù)可變，而是以其絕對(duì)分辨率為最小單位的，所以其輸出實(shí)際上是一個(gè)階梯模擬信號(hào)。 其影響因素有內(nèi)部數(shù)控振蕩器內(nèi)的工藝結(jié)構(gòu)、數(shù)模變換及其它可能的信號(hào)處理步驟產(chǎn)生的時(shí)延，其中數(shù)字信號(hào)處理部分的時(shí)延與時(shí)鐘周期相關(guān)。 DDS 中除了濾波器以外，幾乎所有的部件都屬于數(shù)字信號(hào)處理部件，系統(tǒng)易于集成，功耗低，體積小，重量輕 [6]。根據(jù) Nyquist采樣定理，采樣頻率 c? 必須大于兩倍的被采樣信號(hào)頻率 xx 大學(xué)學(xué)士學(xué)位論文 10 m? ，這樣才不會(huì)發(fā)生混疊現(xiàn)象而無法恢復(fù)原信號(hào)， DDS的最高輸出頻率 max0f 應(yīng)小于 cf /2。時(shí)域卷積對(duì)應(yīng)頻域相乘，可見，理想 DAC只是改變信號(hào)輸出頻譜的幅度和相位，并不增加新的頻率點(diǎn)，因此，理想 DDS情況下輸出信號(hào)在 [0, cf /2]內(nèi)無雜散。 相位截?cái)喈a(chǎn)生的雜散 在 DDS技術(shù)中，為 了得到一定的頻率分辨率，通常相位控制字的位數(shù)取得很大。因此，常使用高 W位來尋址，舍去低的 B=NW位的相位截?cái)喾椒?。 當(dāng)尋址 ROM的地址線只取相位累加器輸出地址線的高 W位，即舍棄了低B=NW位時(shí)，應(yīng)有 ： )22]2[2s in ()( NBBnKnS ??? π （ 2— 8） 其中 [x]表示對(duì) x作不大于 x的取整運(yùn)算。 由相位截?cái)嗟姆治隼碚摽芍?，在相位截?cái)嗲闆r下， DDS輸出頻譜中含有雜散分量，其根本原因在于相位截?cái)嗾`差 ? (n)是一個(gè)周期序列 。一般來說， DDS數(shù)模轉(zhuǎn)換器 DAC幅度量化位數(shù)與 ROM單元字長(zhǎng)相同，也為 DBit，顯然用 DBit來表示幅度值就必然存在幅度量化誤差。 DAC 轉(zhuǎn)換誤差產(chǎn)生的雜散 DDS可在一定頻率范圍的系統(tǒng)時(shí)鐘下工作，當(dāng) DDS系統(tǒng)時(shí)鐘頻率選取較高時(shí)， DAC轉(zhuǎn)換誤差對(duì) DDS輸出頻譜的影響也變得較大，這時(shí) DAC轉(zhuǎn)換誤差引起的雜散信號(hào)電平會(huì)高于另外兩種主要雜散來源。 DAC的非線性是不可避免。 (glitch)引起的雜散 DAC的毛刺表示 DAC兩個(gè)輸出電平之間的暫態(tài)響應(yīng)的大小，通常以暫態(tài)響應(yīng)區(qū)域所決定的面積來表征。此外，系統(tǒng)參考時(shí)鐘泄漏 、電源引起的噪聲干擾和外來電磁千擾等均可引起 DDS 雜散指標(biāo)的惡化，這些因素并非 DDS 固有雜散，可在系統(tǒng)中通過電路設(shè)計(jì)進(jìn)行優(yōu)化。 DDS 是一個(gè)開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得 DDS 的頻率轉(zhuǎn)換時(shí)間極短。 DDS 的頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級(jí)，比使用其它的頻率合成方法都要短幾個(gè)數(shù)量級(jí)。 改變 DDS 輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號(hào)相位的連續(xù)性。 xx 大學(xué)學(xué)士學(xué)位論文 14 由于 DDS 中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。 由于 DDS 采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。系統(tǒng)硬件結(jié)構(gòu)圖如圖 31 所示。 FPGA內(nèi)部一般包括可編程邏輯模塊 CLB、可編程輸入輸出模塊 IOB和可編程內(nèi)部連線，豐富的觸發(fā)器資源 有利于設(shè)計(jì)復(fù)雜的時(shí)序邏輯。 Altrera的 Nios嵌入式處理器和豐富的 IP庫(kù)也可以用于 Cyclone器件的開發(fā)，該系列器件在設(shè)計(jì)之初就充分考慮了成本的節(jié)省，從而對(duì)價(jià)格敏感的應(yīng)用提供了全新的可編程解決方案。RAM 塊 (128*36 位 ) 13 20 52 64 總 RAM 位 59904 92160 239616 294912 鎖相環(huán) (PLL) 1 2 2 2 最大用戶 I/O 引腳 104 185 249 301 本方案采用 Altera公司的 Cyclone系列 FPGA的 EPlCl2Q240C8N， 它的系統(tǒng)門密度為 300000， 邏輯單元數(shù)量為 12060，且內(nèi)置 512K的 SRAM， 4M的 SDRAM以及 4M的 FLASH。在本系統(tǒng)中，數(shù)模轉(zhuǎn)換器將 FPGA芯片輸 出的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào) 。 表 32 THS5651A各引腳功能定義 引腳 I/O 功能 序號(hào) 符號(hào) 20 AGND I 模擬接地端返同內(nèi)部模擬電路 24 AVDD I 模擬電源電壓正極 (—) 18 BIASJ O 全比例輸 出 電流偏壓 28 CLK I 外部脈沖輸入端，脈沖上升沿輸入 數(shù)據(jù)鎖存 19 COMPl I 補(bǔ)償和 去 耦 節(jié) 點(diǎn)，需要 AVDD端 23 COMP2 I 內(nèi)部微型柵極電流節(jié)點(diǎn)，需要 AVDD端 1—10 D9—D0 I 數(shù)據(jù)位 1—10， D9是最高位 (MSB)D0是最低位 (LSB) 26 DGND I 數(shù)字接地返 回 內(nèi)部數(shù)字邏輯電路 27 DVDD I 數(shù)字電源電壓 正 極 (—) 17 EXITO I/O 內(nèi)部參考電壓無效時(shí)， EXTLO=AVDD，用作外部參考電壓輸出； EXTLO=AGND時(shí)，用作內(nèi)部參考電壓輸出，用作輸出時(shí) ，需要 耦電容接 AGND 16 EXITLO O 內(nèi)部參考電壓接地，連接 AVDD，內(nèi)部參考 電壓 無效 22 IOUTl O DAC電流輸出，當(dāng)所有輸入位置 1時(shí)，為全比例電流 21 IOUT2 O 補(bǔ)償 DAC電流輸出，當(dāng)所有輸入位置 0時(shí)，為全比例電流 25 MODE I 模式選擇端，內(nèi)部 下 拉，如果引腳浮空或連接 DGND，模式 0被選中 11—14 NC N 不連接 15 SLEEP I 硬件異步斷電輸入端，高電平有效，內(nèi)部下拉，需要 5us斷電， 3ms上電 xx 大學(xué)學(xué)士學(xué)位論文 19 幅度調(diào)節(jié)電路 由于該系統(tǒng)最終輸出信 號(hào)的幅度范圍很大 ()，而數(shù)字合成部分的輸出信號(hào)幅度僅為 (以輸出電流典型值 10mA外接電阻 50歐為準(zhǔn) )，達(dá)不到設(shè)計(jì)要求的動(dòng)態(tài)范圍，因此需要對(duì)輸出信號(hào)進(jìn)行幅度放大。 在本系統(tǒng)中， MAX439的輸入端口 (IN+)接收來自 數(shù)模轉(zhuǎn)換 器的輸出信號(hào)。 圖 34 幅度調(diào)節(jié)電路原理圖 功率放大電路 由于本系統(tǒng)作為一個(gè)信號(hào)源，必須有較大的輸出功率才可應(yīng)用到實(shí)際工程中。 LM3886是美國(guó)國(guó)家半導(dǎo)體有限公司推出的一款中功率、高性能音頻功率放大器。28V時(shí)，連續(xù)平均輸出功率 30W； 當(dāng) 負(fù)載 為 8? ，