【正文】 ，請描述一下你對集成電路的認(rèn)識，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、 CMOS、 MCU、 RISC、 CISC、 DSP、 ASIC、 FPG 等的概念）。（仕蘭微面試題目） FPGA和 ASIC 的概念，他們的區(qū)別。（未知） FPGA是可編程 ASIC。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn) 模擬電路 基爾霍夫定律的內(nèi)容是什么？（仕蘭微電子） 基爾霍夫定律（ Kirchhoff Law） 基爾霍夫電流定律 （ KCL）： 對任一集總參數(shù)電路中的任一節(jié)點(diǎn)，在任一瞬間，流出該節(jié)點(diǎn)的所有電流的代數(shù)和恒為零。 基爾霍夫電壓定律（ KVL）： 對任一集總參數(shù)電路中的任一回路，在任一瞬間，沿此回路的各段電壓的代數(shù)和恒為零。 平板電容公式 C=εS/4πkd 三極管曲線特性。（ 未知） 描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子） 反饋是將放大器輸出信號 (電壓或電流 )的一部分或全部 ,回授到放大器輸入端與輸入信號進(jìn)行比較 (相加或相減 ),并用比較所得的有效輸入信號去控制輸出 ,這就是放大器的反饋過程 .凡是回授到放大器輸入端的反饋信號起加強(qiáng)輸入原輸入信號的 ,使輸入信號增加的稱正反饋 .反之則反 .按其電路結(jié)構(gòu)又分為 :電流反饋電路和電壓反饋電路 .正反饋電路多應(yīng)用在電子振蕩電路上 ,而負(fù)反饋電路則多應(yīng)用在各種高低頻放大電路上 .因應(yīng)用較廣 ,所以我們在這里就負(fù)反饋電路加以論述 .負(fù)反饋對放大器性 能有四種影響 : . （溫度穩(wěn)定性） 寬 . . . 。 負(fù)反饋種類 電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋 放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁矗心男┓椒?？（仕蘭微電子） 補(bǔ)償后的波特圖。（凹凸） 頻率補(bǔ)償是采用一定的手段改變集成運(yùn)放的頻率響應(yīng)，產(chǎn)生相位和頻率差的消除。 使反饋系統(tǒng)穩(wěn)定的主要方法就是頻率補(bǔ)償 . 常用的辦法是在基本電路或 反饋網(wǎng)絡(luò)中添加一些元件來改變反饋放大電路的開環(huán)頻率特性 (主要是把高頻時(shí)最小極點(diǎn)頻率與其相近的極點(diǎn)頻率的間距拉大 ),破壞自激振蕩條件 ,經(jīng)保證閉環(huán)穩(wěn)定工作 ,并滿足要求的穩(wěn)定裕度 ,實(shí)際工作中常采用的方法是在基本放大器中接入由電容或 RC 元件組成的補(bǔ)償電路 ,來消去自激振蕩 . 怎樣的頻率響應(yīng)算是穩(wěn)定的，如何改變頻響曲線。（未知） 右半平面無極點(diǎn)，虛軸無二階以上極點(diǎn)。 基本放大電路種類，優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知） ① 共射放大電路 ?具有較高的放大倍數(shù)； ?輸入和輸出信號相位相反； ?輸入電阻 不高； ?輸出電阻取決于 Rc 的數(shù)值。若要減小輸出電阻，需要減小 Rc 的阻值，這將影響電路的放大倍數(shù)。 ② 共集電極電路 ?電壓放大倍數(shù)小于 1； ?輸入和輸出信號同相； ?輸入電阻較高，信號源內(nèi)阻不很低時(shí)仍可獲取較大輸入信號； ?輸出電阻較小，所以帶負(fù)載能力較強(qiáng)。因此，它多用于輸入級或輸出級。 對由于襯底耦合產(chǎn)生的輸入共模噪聲有著抑制作用 1給出一差分電路，告訴其輸出電壓 Y+和 Y,求共模分量和差模分量。（未知） 1畫差放的兩個(gè)輸入管。（凹凸） 1畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖 。并畫出一個(gè)晶體管級的 運(yùn)放電路。（仕蘭微電子） 1用運(yùn)算放大器組成一個(gè) 10 倍的放大器。（未知） 1給出一個(gè)簡單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn)的 rise/fall時(shí)間。 (Infineon 筆試試題 ) 1電阻 R 和電容 C 串聯(lián)，輸入電壓為 R 和 C 之間的電壓，輸出電壓分別為 C 上電壓和 R 上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路 給出一個(gè)差分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)為高通濾波器，何為低通濾波器。當(dāng) RC1有源濾波器和無源濾波器的原理及區(qū)別 ?（新太硬件 ） 1有一時(shí)域信號 S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當(dāng)其通過低通、帶通、高通濾波器后的信號表示方式。（未知） 1選擇電阻時(shí)要考慮什么？（東信筆試題） 1在 CMOS電路中，要有一個(gè)單管作為開關(guān)管精確傳遞模擬低電平，這個(gè)單管你會用 P 管還是 N管，為什么？（仕蘭微電子） 給出多個(gè) mos 管組成的電路求 5 個(gè)點(diǎn)的電壓。 (Infineon 筆試試題 ) 2電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描述其優(yōu)缺點(diǎn)。（仕蘭微 電子） 2畫電流偏置的產(chǎn)生電路，并解釋。（凹凸） 2史密斯特電路 ,求回差電壓。（華為面試題） 2晶體振蕩器 ,好像是給出振蕩頻率讓你求周期 (應(yīng)該是單片機(jī)的 ,12 分之一周期 ....) （華為面試題） 2 LC 正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫出其原理圖。（仕蘭微電子） 2 VCO 是什么 ,什么參數(shù) (壓控振蕩器 ?) （華為面試題） 2鎖相環(huán)有哪幾部分組成？（仕蘭微電子） 2鎖相環(huán)電路組成，振蕩器（比如用 D 觸發(fā)器如何搭）。（未知） 2求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（未 知） 如果公司做高頻電子的，可能還要 RF 知識，調(diào)頻，鑒頻鑒相之類，不一一列舉。（未 知） 3一電源和一段傳輸線相連（長度為 L,傳輸時(shí)間為 T），畫出終端處波形，考慮傳輸線 無損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知） 3微波電路的匹配電阻。（未知） 3 DAC 和 ADC 的實(shí)現(xiàn)各有哪些方法？（仕蘭微電子） 3 A/D 電路組成、工作原理。（未知） 3實(shí)際工作所需要的一些技術(shù)知識 (面試容易問到 )。如電路的低功耗，穩(wěn)定，高速如何 做到，調(diào)運(yùn)放，布版圖注意的地方等等 ,一般會針對簡歷上你所 寫做過的東西具體問，肯定會問得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個(gè)東西各個(gè)人就不一樣了，不好說什么了。（未知） 數(shù)字電路 同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。 什么是 線與 邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個(gè)輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 oc 門來實(shí)現(xiàn)，由于不用 oc 門可能使灌電流過大，而燒壞邏輯 門。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。 什么是 Setup 和 Holdup 時(shí)間？（漢王筆試） setup 和 holdup 時(shí)間 ,區(qū)別 .（南山之橋） 解釋 setup time 和 hold time 的定義和在時(shí)鐘信號延遲時(shí)的變化。（未知） 解釋 setup 和 hold time violation，畫圖說明，并說明解決辦法。（威盛 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以前， 數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號應(yīng)提前時(shí)鐘上升沿（如上升沿有效） T 時(shí)間到達(dá)芯片，這個(gè) T 就是建立時(shí)間 Setup setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果 hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間 (Setup Time)和保持時(shí)間（ Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號需要保持不 變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么 DFF 將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) metastability 的情況。如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。 說說對數(shù)字邏輯中的競爭和冒險(xiǎn)的理解，并舉例說明競爭和冒險(xiǎn)怎樣消除。（仕蘭微電子） 什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的 信號則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。 你知道那些常用邏輯電平？ TTL 與 COMS 電平可以直接互連嗎？（漢王筆試） 常用邏輯電平： 12V， 5V， ； TTL 和 CMOS 不可以直接互連，由于 TTL 是在 之間，而 CMOS 則是有在 12V的有在 5V的。 CMOS輸出接到 TTL是可以直接互連。 TTL 接 CMOS 需要在輸出端口加一上拉電阻接到 5V或者 12V。 1如何解決亞穩(wěn)態(tài)。（飛利浦－大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在 某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。 1 IC 設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋） 1 MOORE 與 MEELEY 狀態(tài)機(jī)的特征。（南山之橋） 1多時(shí)域設(shè)計(jì)中 ,如何處理信號跨時(shí)域。（南山之橋） 1給了 reg的 setup,hold 時(shí)間，求中間 組合邏輯的 delay 范圍。（飛利浦－大唐筆試） Delay period setup – hold 1時(shí)鐘周期為 T,觸發(fā)器 D1 的建立時(shí)間最大為 T1max，最小為 T1min。組合邏輯電路最大延遲為 T2max,最小為 T2min。問，觸發(fā)器 D2 的建立時(shí)間 T3 和保持時(shí)間應(yīng)滿足什么條件。（華為） 1給出某個(gè)一般時(shí)序電路的圖，有 Tsetup,Tdelay,Tckq,還有 clock 的 delay,寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛 VIA 上海筆試試題） 1說說靜態(tài)、動態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛 VIA 上海筆試試題） 1一個(gè)四級的 Mux,其中第二級信號為關(guān)鍵信號 如何改善 timing。（威盛 VIA 上海筆試試題） 給出一個(gè)門級的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知） 2邏輯方面數(shù)字電路的卡諾圖化簡，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點(diǎn)），全加器等等。（未知） 2卡諾圖寫出邏輯表達(dá)使。（威盛 VIA 上海筆試試題） 2化簡 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 2 please show the CMOS invert