fpgaverilog試題(西安電子科技大學(xué))(已修改)
2025-06-19 13:33 本頁面
【正文】 西安電子科技大學(xué)考試時間分鐘試題題號一二三四五六七八九十總分分?jǐn)?shù)：閉（開）卷；四大題，滿分100分。班級學(xué)號姓名任課教師一、選擇題（每題2分，共18分）1.下面哪個是可以用verilog語言進(jìn)行描述，而不能用VHDL語言進(jìn)行描述的級別？（A）(A)開關(guān)級(B)門電路級(C)體系結(jié)構(gòu)級(D)寄存器傳輸級，下列語句哪個不是分支語句？（D）(A)ifelse(B)case(C)casez(D)repeat3．下列哪些Verilog的基本門級元件是多輸出（D）(A)nand(B)nor(C)and(D)not4．Verilog連線類型的驅(qū)動強(qiáng)度說明被省略時，則默認(rèn)的輸出驅(qū)動強(qiáng)度為（B）(A)supply(B)strong(C)pull(D)weak“notif1(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl)。”中截至延遲的典型值為（B）(A)1(B)2(C)3(D)46．已知“a=1b’1。b=3b39。001?！蹦敲磠a,b}＝（C）(A)4b39。0011(B)3b39。001(C)4b39。1001(D)3b39。101第2頁共8頁，模塊的結(jié)構(gòu)描述可以分為（ABC）(A)模塊級(B)門級(C)開關(guān)級(D)寄存器級8．在verilog語言中，a=4b39。1011，那么amp。a=（D）(A)4b39。1011(B)4b39。1111(C)1b39。1(D)1b39。09．在verilog語言中整型數(shù)據(jù)與（C）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。(A)8(B)16(C)32(D)64二、簡答題（2題，共16分）1．VerilogHDL語言進(jìn)行電路設(shè)計方法有哪幾種（8分）自上而下的設(shè)計方法（TopDown）自下而上的設(shè)計方法（BottomUp）綜合設(shè)計的方法2．specparam語句和parameter語句在參數(shù)說明方面不同之處是什么（8分）。．specparam語句只能在延時的格式說明塊（specify塊）中出現(xiàn)，而parameter語句則不能在延時說明塊內(nèi)出現(xiàn)由specparam語句進(jìn)行定義的參數(shù)只能是延時參數(shù)，而由parameter語句定義的參數(shù)則可以是任何數(shù)據(jù)類型的參數(shù)由specparam語句定義的延時參數(shù)只能在延時說明塊內(nèi)使用，而由parameter語句定義的參數(shù)則可以在模塊內(nèi)（該parameter語句之后）的任何位置說明第3頁共8頁三、畫波形題（每題8分，共16分）1.根據(jù)下面的程序，畫出產(chǎn)生的信號波形（8分）modulepara_bloc_nested_in_seri_bloc(A,B)。outputA,B。rega,b。initialbeginA=0。B=1。10A=1。forkB=0。10B=1。20A=0。join10B=0。10A=1。B=1。endendmodule第4頁共8頁2.根據(jù)下面的程序，畫出產(chǎn)生的信號波形（8分）modulesignal_gen1(d_out)。outputd_out。regd_out。initialbegind_out=0。1d_out=1。2d_out=0。3d_out=1。4d_out=0。endendmodule四、程序設(shè)計（4題，共50分）1.試用verilog語言產(chǎn)生如下圖所示的測試信號（12分）modulesignal_gen9(clk,in1,in2)。outputin1,in2,clk。regin1,in2,clk。initialbeginin1=0。in2=1。第5頁共8頁clk=0。endinitialbegin15in1=1
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