fpgaverilog試題(西安電子科技大學(xué))(文件)
【正文】 入、輸出的8位全加器。3端口設(shè)定如下：4CPLD==(10分，每小題2分)BDCPLDEDA電子電氣工程師協(xié)會(huì)知識(shí)產(chǎn)權(quán)核四、簡(jiǎn)答題（10分）答：非阻塞（nonblocking)賦值方式b的值被賦成新值a的操作,=硬件沒有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。答：Mearly型，Moore型；前者與輸入與當(dāng)前狀態(tài)有關(guān)，而后者只和當(dāng)前狀態(tài)有關(guān)；Binary，Gray，OneHot編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出；本程序的邏輯功能是：要求：寫清分析設(shè)計(jì)步驟和注釋。input[3:0]inputs。carry。b,inputaci。b,inputamp。a|ci。=carry[0]s[1]carry[1]s[2]carry[2]s[3]coendmodule6mduleinputDATA[3:0]outputregregDOUTalwaysnegedge(!RST)=ifQ1elseQ1elseb0000。alwaysh9)139。b0。6。endmodule=COUTifend=Q1+1。(Q19)DATA。(EN)beginCLKQ1。Q1inputinputinputEN(CLK,RST,EN,LOAD,COUT,DOUT,DATA)。fa_c(a[3],b[3],carry[2])。fa_s(a[3],b[3],carry[2])。fa_c(a[2],b[2],carry[1])。fa_s(a[2],b[2],carry[1])。fa_c(a[1],b[1],carry[0])。fa_s(a[1],b[1],carry[0])。fa_c(a[0],b[0],ci)。assignamp。b=fa_c(inputbfa_s(inputco。ci。input[3:0]moduleb的值立刻被賦成新值a；(塊內(nèi)的多條賦值語句在塊結(jié)束時(shí)同時(shí)賦值；b=簡(jiǎn)要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。IEEE復(fù)雜可編程邏輯器件SOPC寄存器傳輸級(jí)RTL三、EDA名詞解釋（10分）時(shí)序FPGADIN：置位數(shù)據(jù)端；設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。2.端口：A、B為加數(shù)，CI為進(jìn)位輸入，S為和，CO為進(jìn)位輸出四、VerilogHDL語言編程題（2小題10分，3小題20分）asum==begin(b)[6:0]a2簡(jiǎn)要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。EDA：CPLD：寫出下列縮寫的中文含義：5.Not_Ack_0下列標(biāo)識(shí)符中，__________是不合法的標(biāo)識(shí)符。C．②⑤⑥⑤寄存器配平①流水線設(shè)計(jì)子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化C．④⑤A．③①③邏輯綜合→適配→編程下載→硬件測(cè)試?；贓DA軟件的FPGAC．基于S
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