[工學]fpga電子技術(shù)課程設(shè)計報告(已修改)
2025-04-04 01:31 本頁面
【正文】 二、 鎖存器程序代碼LIBRARY ieee。 USE 。ENTITY keep IS PORT (clk,cr,cd:IN std_logic。 d:IN std_logic_vector(3 DOWNTO 0)。 q:OUT std_logic_vector(3 DOWNTO 0))。END。ARCHITECTURE w1 OF keep ISBEGIN PROCESS(clk,cr) BEGIN IF cr=39。139。THEN q=(OTHERS=39。039。)。 ELSIF rising_edge(clk) THEN IF cd=39。139。 THEN q=d。 END IF。 END IF。 END PROCESS。END。
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