【正文】 * 電子秒表系統(tǒng)的設計目錄1 引言 1 課程設計的目的 1 課程設計的內(nèi)容 22 EDA、VerilogHDL簡介 2 EDA技術 2 硬件描述語言——VerilogHDL 2 MAX+plus II的設計過程........................................................................................... 33 設計過程 4 設計規(guī)劃 4 各模塊的原理及其程序 44 系統(tǒng)仿真 10結(jié)束語 15致謝 16參考文獻 17附錄 181 引 言在科技高度發(fā)展的今天，集成電路和計算機應用得到了高速發(fā)展，尤其是計算機應用的發(fā)展，它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角，而且將來的不久他們的身影將會更頻繁的出現(xiàn)在我們身邊，各種家用電器多會實現(xiàn)微電腦技術。電腦各部分在工作時多是一時間為基準的。本文就是基于計算機電路的時鐘脈沖信號、狀態(tài)控制等原理設計出的數(shù)字秒表。秒表在很多領域充當一個重要的角色。在各種比賽中對秒表的精確度要求很高，尤其是一些科學實驗，他們對時間精確度達到了幾納秒級別。在本次設計中，采用的硬件描述語言是Verilog HDL。Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。在本次設計中，系統(tǒng)開發(fā)平臺為MAX+pluSⅡ。在Max+pluSⅡ上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。 課程設計目的當前電子系統(tǒng)的設計正朝著速度快、容量大、體積小、質(zhì)量輕、用電省的方向發(fā)展。推動該潮流發(fā)展的決定性因素之一就是使用了現(xiàn)代化的設計工具。EDA[3]是電子設計自動化（Electronic DeSign AutoMation）的縮寫，在20世紀60年代中期從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。本次設計的目的就是在掌握EDA實驗開發(fā)系統(tǒng)的初步使用基礎上，了解EDA技術，對計算機系統(tǒng)中時鐘控制系統(tǒng)進一步了解，掌握狀態(tài)機工作原理，同時了解計算機時鐘脈沖是怎么產(chǎn)生和工作的。在掌握所學的計算機組成與結(jié)構(gòu)課程理論知識的同時，通過對電子秒表的設計，進行理論與實際的結(jié)合，提高與計算機有關設計能力，提高分析、解決計算機技術實際問題的能力。通過課程設計深入理解計算機結(jié)構(gòu)與控制實現(xiàn)的技術，達到課程設計的目標。作為通信專業(yè)的學生，通過這次EDA方面的課程設計，可以提高我們對EDA領域及通信電路設計領域的認識，有利于培養(yǎng)我們在通信電路EDA方面的設計能力。 課程設計的內(nèi)容利用Verilog HDL語言設計基于計算機電路中時鐘脈沖原理的數(shù)字秒表。該數(shù)字秒表能對0秒～，顯示最長時間是59分59秒。計時精度達到10MS。設計了復位開關和啟停開關。復位開關可以在任何情況下使用，使用以后計時器清零，并做好下一次計時的準備。2 EDA、VerilogHDL簡介 EDA[2]技術電子設計自動化（EDA，Electronic DeSign AutoMation）技術是微電子技術中的核心技術之一，是現(xiàn)代集成系統(tǒng)設計的重要方法。它以計算機為工作平臺，融合了應用電子技術、計算機技術、智能化技術的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語言HDL完成的設計文件，自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。目前EDA主要輔助進行三個方面的設計工作：IC設計、電子電路設計和PCB設計。沒有EDA技術的支持，想要完成超大規(guī)模集成電路的設計制造是不可想象的；反過來，生產(chǎn)制造技術的不斷進步又必將對EDA技術提出新的要求。它是在計算機的輔助下完成電子產(chǎn)品設計方案的輸入、處理、仿真和下載的一種硬件設計技術。 硬件描述語言——VerilogHDL[1]（1）VerilogHDL語言的簡介Verilog HDL是一種硬件描述語言，Verilog HDL語言最初是于1983年由Gateway DeSign AutoMation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL作為一種便于使用且實用的語言逐漸為眾多設計者所接受。在一次努力增加語言普及性的活動中，Verilog HDL語言于1990年被推向公眾領域。Open Verilog International（OVI）是促進Verilog發(fā)展的國際性組織。1992年，OVI決定致力于推廣Verilog OVI標準成為IEEE標準。這一努力最后獲得成功，Verilog HDL1995年成為IEEE標準，稱為IEEE Std1364－1995。完整的標準在Verilog硬件描述語言參考手冊中有詳細描述。（2）Verilog HDL語言的特點[5]Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。Verilog HDL語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結(jié)構(gòu)組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。當然,完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。 MAX+pluS II的設計過程[4]（1）設計輸入用戶可使用MAX+pluS 、AHDL、VHDL或Verilog HDL的輸入，也可輸入網(wǎng)表文件。（2）項目編譯完成對設計的處理，MAX+pluS (CoMpiler)，可直接完成從網(wǎng)表提取到最后編程文件的生成。在編譯過程中其生成一系列標準文件可進行時序模擬，適配等。若在編譯的某個環(huán)節(jié)出錯，編譯器會停止編譯，并告訴錯誤的 原因及位置。圖2即為MAX+PLUS 。圖21 MAX+pluS II （3）項目校驗編譯器通過“TiMing SNF Extractor”后就可以進行時序模擬仿真了。仿真效果如下圖所示：圖22 仿真效果圖3設計過程 設計規(guī)劃本系統(tǒng)設計采用自頂向下的設計方案，系統(tǒng)的整體組裝設計原理圖如圖31所示，它主要由控制模塊、時基分頻模塊，計時模塊和顯示模塊四部分組成。各模塊分別完成計時過程的控制功能、計時功能與顯示功能。數(shù)字秒表計時控制電路控制狀態(tài)機計時電路顯示電路時基分頻電路計數(shù)器六十進制計數(shù)器掃描電路七段譯碼器一百進制計數(shù)器圖 31 系統(tǒng)組成框圖 各模塊的原理及程序本系統(tǒng)設計由控制模塊、時基分頻模塊，計時模塊和顯示模塊四部分組成。各模塊實現(xiàn)秒表不同的功能 。 ㈠ 時基分頻模塊時基分頻模塊的作用把輸入時鐘信號變?yōu)榉诸l輸出信號。部分源程序如下：Module CTRL (CLR, CLK, SP, EN)。 input CLR。 input CLK。 input SP。 output EN。 ………………………… end end endModule所得模塊設計圖如圖32所示：圖32 CTRL模塊設計圖㈡ 計時控制模塊計時模塊的作用是針對計時過程進行控制。計時控制模塊可用倆個按鈕來完成秒表的啟動、停止和復位。部分源程序如下：Module CB10 (CLK, CO)。 input CLK。 output CO。 ………………………… end end endModule所得模塊設計圖如圖33所示：圖33 CB10模塊設計圖㈢ 計