【正文】 9秒。在掌握所學(xué)的計(jì)算機(jī)組成與結(jié)構(gòu)課程理論知識的同時(shí)，通過對電子秒表的設(shè)計(jì)，進(jìn)行理論與實(shí)際的結(jié)合，提高與計(jì)算機(jī)有關(guān)設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的能力。 課程設(shè)計(jì)目的當(dāng)前電子系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、質(zhì)量輕、用電省的方向發(fā)展。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。秒表在很多領(lǐng)域充當(dāng)一個(gè)重要的角色。 * 電子秒表系統(tǒng)的設(shè)計(jì)目錄1 引言 1 課程設(shè)計(jì)的目的 1 課程設(shè)計(jì)的內(nèi)容 22 EDA、VerilogHDL簡介 2 EDA技術(shù) 2 硬件描述語言——VerilogHDL 2 MAX+plus II的設(shè)計(jì)過程........................................................................................... 33 設(shè)計(jì)過程 4 設(shè)計(jì)規(guī)劃 4 各模塊的原理及其程序 44 系統(tǒng)仿真 10結(jié)束語 15致謝 16參考文獻(xiàn) 17附錄 181 引 言在科技高度發(fā)展的今天，集成電路和計(jì)算機(jī)應(yīng)用得到了高速發(fā)展，尤其是計(jì)算機(jī)應(yīng)用的發(fā)展，它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角，而且將來的不久他們的身影將會(huì)更頻繁的出現(xiàn)在我們身邊，各種家用電器多會(huì)實(shí)現(xiàn)微電腦技術(shù)。在各種比賽中對秒表的精確度要求很高，尤其是一些科學(xué)實(shí)驗(yàn)，他們對時(shí)間精確度達(dá)到了幾納秒級別。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。推動(dòng)該潮流發(fā)展的決定性因素之一就是使用了現(xiàn)代化的設(shè)計(jì)工具。通過課程設(shè)計(jì)深入理解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，達(dá)到課程設(shè)計(jì)的目標(biāo)。計(jì)時(shí)精度達(dá)到10MS。它以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語言HDL完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 硬件描述語言——VerilogHDL[1]（1）VerilogHDL語言的簡介Verilog HDL是一種硬件描述語言，Verilog HDL語言最初是于1983年由Gateway DeSign AutoMation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。Open Verilog International（OVI）是促進(jìn)Verilog發(fā)展的國際性組織。（2）Verilog HDL語言的特點(diǎn)[5]Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。所有這些都使用同一種建模語言。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。 MAX+pluS II的設(shè)計(jì)過程[4]（1）設(shè)計(jì)輸入用戶可使用MAX+pluS 、AHDL、VHDL或Verilog HDL的輸入，也可輸入網(wǎng)表文件。圖2即為MAX+PLUS 。數(shù)字秒表計(jì)時(shí)控制電路控制狀態(tài)機(jī)計(jì)時(shí)電路顯示電路時(shí)基分頻電路計(jì)數(shù)器六十進(jìn)制計(jì)數(shù)器掃描電路七段譯碼器一百進(jìn)制計(jì)數(shù)器圖 31 系統(tǒng)組成框圖 各模塊的原理及程序本系統(tǒng)設(shè)計(jì)由控制模塊、時(shí)基分頻模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。 input CLR。 ………………………… end end endModule所得模塊設(shè)計(jì)圖如圖32所示：圖32 CTRL模塊設(shè)計(jì)圖㈡ 計(jì)時(shí)控制模塊計(jì)時(shí)模塊的作用是針對計(jì)時(shí)過程進(jìn)行控制。 output CO。 input CLK。 ………………………… end end endModule所得模塊設(shè)計(jì)圖如圖34所示：圖34 CDU10模塊設(shè)計(jì)圖（2）六進(jìn)制計(jì)數(shù)器：Module CDU6 (CLK, CLR, EN, CN, COUNT6)。 output CN。計(jì)時(shí)顯示電路的實(shí)現(xiàn)方案采用掃描顯示。 ………………………… end end endModule所得模塊設(shè)計(jì)圖如37所示：圖37 MULX模塊設(shè)計(jì)圖（2）BCD七段譯碼器：Module BCD7 (BCD, LED)。 aSSign LED = (BCD == 439。b0110000 : (BCD == 439。b1111001 : (BCD == 439。b1011011 : (BCD == 439。b1110000 : (BCD == 439。b1111011 : 739。CO為分頻輸出信號。圖44 六進(jìn)制計(jì)數(shù)器的仿真圖上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效），EN為控制模塊輸出信號（高電平有效），在輸入信號CLK、CLR、EN后，秒表輸出的十秒位和十分位均采用六進(jìn)制計(jì)數(shù)。（4）顯示電路模塊的仿真（如圖 46～圖47所示）：① 數(shù)據(jù)選擇器的仿真（如圖 46所示）② BCD七段譯碼器驅(qū)動(dòng)器的仿真（如圖 47所示）圖46 數(shù)據(jù)選擇器的仿真圖上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效），EN為控制模塊輸出信號（高電平有效），S_1MS是計(jì)數(shù)器模塊毫秒計(jì)數(shù)值，S_10MS是計(jì)數(shù)器模塊十毫秒計(jì)數(shù)器，S_100MS是計(jì)數(shù)器模塊百毫秒計(jì)數(shù)器，S_1S是計(jì)數(shù)器模塊秒計(jì)數(shù)器，S_10S是計(jì)數(shù)器模塊十秒計(jì)數(shù)器，M_1MIN是計(jì)數(shù)器模塊分計(jì)數(shù)器，S_10MIN是計(jì)數(shù)器模塊十分計(jì)數(shù)器，HOUR是計(jì)數(shù)器模塊小時(shí)計(jì)數(shù)器。按下開始/暫停鍵（即SP輸入高電平時(shí)）后，秒表開始從零開始計(jì)數(shù)，每次增加10MS；再次按下開始/暫停鍵（即SP輸入高電平時(shí)）時(shí)，秒表暫停計(jì)時(shí)，按下復(fù)位（即CLR輸入為高電平時(shí)）鍵后，秒表計(jì)數(shù)清零。在設(shè)計(jì)中要求要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對錯(cuò)誤的檢查要求要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在這次課程設(shè)計(jì)中特別感謝單樹民老師和陳沅濤老師對我的指導(dǎo)，正是由于他們的督促和耐心指導(dǎo)，我才可以順利完成這次的設(shè)計(jì)。 input CLK。 always ( posedge CLK) begin if (COUNT == 439。b1 。 end end end module2．控制模塊的源程序（）module CTRL (CLR, CLK, SP, EN)。 //輸入信號SP output EN。 parameter[1:0] S1 = 239。 parameter[1:0] S3 = 239。 parameter[1:0] S2_STATES = 2。 always(SP or CURRENT_STATE) begin: COM case (CURRENT_STATE) S0_STATES : begin EN = 139。 end else begin NEXT_STATE = S0_STATES 。b1) begin NEXT_STATE = S1_STATES 。 if (SP == 139。b0 。 end end end case end always (CLK) begin : SYNCH if (CLR == 139。 end end end module３．計(jì)時(shí)模塊的源程序（1）十進(jìn)制計(jì)數(shù)器的源程序（）module CDU10 (CLK, CLR, EN, CN, COUNT10)。 //輸入信號EN output CN。 reg[3:0] SCOUNT10。b0000 。b1) begin if (SCOUNT10 == 439。b