【正文】 MCLR RA OSC1 RB PIC16F 877 RC OSC2 RD V GND RE 6 8 8 8 3 5個(gè)端口 33個(gè) I/O位 I/O端口 PIC 16F877輸入 /輸出端 口由 RA、 RB、 RC、 RD、 RD和 RE共 5個(gè)端 口， 5個(gè)端口由 33個(gè) I/O位 組成，這 33個(gè) I/O位根據(jù) 其內(nèi)部結(jié)構(gòu)的不同，可通 過(guò)軟件編程使其分時(shí)工作 在多種工作方式中的某一 種工作方式，即每一個(gè) I/O位均具有多重功能。 RA2/AN2/VREF 注意 : I/O的驅(qū)動(dòng)能力為： 每一個(gè) I/O位可輸出電流為 20~25mA 每個(gè)端口總的驅(qū)動(dòng)電流為 60~70mA 5個(gè)端口總的驅(qū)動(dòng)電流為 200mA P143 （第 3版） 2。 端口驅(qū)動(dòng)能力 +4行 PIC單片機(jī)端口引腳可以 直接驅(qū)動(dòng)小型繼電器 等， ?。?！ 一． PORTA端口和 PORTA有關(guān)的寄存器 1． PORTA可實(shí)現(xiàn)的功能 ● 6個(gè) I/O位 ● ADC模擬信號(hào)輸入 /ADC參考電壓輸入 ● TMR0外部時(shí)鐘輸入 ● SSP從動(dòng)選擇（串行通信） PORTA端口功能說(shuō)明 I/O位 輸入 輸出 RA0/AN0 TTL CMOS驅(qū)動(dòng) RA1/AN1 TTL CMOS驅(qū)動(dòng) RA2/AN2/VREF TTL CMOS驅(qū)動(dòng) RA3/AN3/VREF+ TTL CMOS 驅(qū)動(dòng) RA4/TOCKI 輸入 ST（施密特觸發(fā)器） 輸出 OC CMOS驅(qū)動(dòng) RA5/SS/AN4 TTL CMOS驅(qū)動(dòng) RA5~RA0輸入 /輸出。 RA5~RA0 的工作方式 必須通過(guò)對(duì) TRISA方向寄存器的設(shè)置。 TRISA對(duì)應(yīng)的位設(shè)置為 “ 0”，則對(duì)應(yīng)位工作為輸 出（輸出的是輸出數(shù)據(jù)鎖存器中的狀態(tài)） TRISA對(duì)應(yīng)的位設(shè)置為 “ 1”，則對(duì)應(yīng)位工作為輸 入 ADC模擬信號(hào)輸入； RA0/AN0、 RA1/AN RA2/AN RA3/AN3和 RA5/AN4 ADC基準(zhǔn)參考電壓 :RA2/VREF、 RA3/VREF+ SPI通信從機(jī)選擇控制： RA5/SS ? RA RA3～ RA0 I/O電路結(jié)構(gòu) D Q CK Q D Q CK Q + amp。 ∧ Q D EN VDD DATA BUS WR PORT WR TRIS RD PORT TO AD RD TRIS Analog Input Mode TTL Input bufer P N U1 U2 U3 T1 T2 輸入 ：方向寄存器 TRISA=1 U2Q=1 T1截止 U2Q=0 T2截止 I/O端口為 高阻 ，此時(shí)工作在 輸入。 U3輸入鎖存器必須在 讀信號(hào)的作用下，才能將輸入 的數(shù)據(jù)鎖存。因此要求輸入信 號(hào)的有效時(shí)間必須足夠大到執(zhí) 行讀操作后。 I/O位 輸出： TRISA=0 ， U2Q=0 若 U1Q=1，此時(shí) T1導(dǎo)通 U1Q=0，此時(shí) T2截止 T1導(dǎo)通、 T2截止， I/O輸出為 “ 1” 若 U1Q=0，此時(shí) T1截止 U1Q=1，此時(shí) T2導(dǎo)通 T2導(dǎo)通、 T1截止， I/O輸出為 “ 0” 方向寄存器 TRISA 輸入數(shù)據(jù)鎖存器 輸出數(shù)據(jù)鎖存器 I/O端口鉗位保護(hù) 二極管 D1 D2 邏輯 1 邏輯 0 0V 不可逆轉(zhuǎn)的器件損壞 不可逆轉(zhuǎn)的器件損壞 絕對(duì)最大額定值 未定義邏輯電平 電源電壓為 5V時(shí) 輸入端的電壓幅值 1。輸入端電壓超過(guò) ， D1二極管導(dǎo)通，輸入端電 壓鉗位在 5V+。 2。輸入端電壓超過(guò) ， D2二極管導(dǎo)通，輸入端電 壓鉗位在 。 3。保護(hù)二極管最大輸入電流為 177。 20mA。 4。輸入電壓超過(guò)“絕對(duì)最大額定值”， IC將損壞。 PIC16F877輸入特性： 絕對(duì)最大額定值 VDD P N T1 T2 D1 D2 5V t 若二極管最大允許電流為 20mA，設(shè)當(dāng)輸入電壓為 D1導(dǎo)通，那么最大可允許的電壓尖峰為： 20mA 1KΩ+≈25V 1K 5V D1 D2 若保護(hù)二極管輸入的電流過(guò)大，保護(hù)二極管將損壞，此時(shí)可在輸入端加一個(gè)電阻。 注意：電阻必須同 IC輸入端緊緊相連 ? RA4 I/O電路結(jié)構(gòu) D Q CK Q D Q CK Q + Q D EN DATA BUS WR PORT WR TRIS RD PORT TMR0時(shí)鐘輸入 RD TRIS N U1 U2 U3 RA4輸出為 OC 結(jié)構(gòu)，因此若作 為輸出使用， RA4必須外接一 個(gè)上拉電阻和二 極管。 通過(guò)上拉 電阻，可實(shí)現(xiàn)接 口信號(hào)的電壓匹 配。 上拉電阻值 越小，則向負(fù)載 提供的電流越大 但當(dāng) RA4輸出為 低電平時(shí)，該電 阻向 RA4提供的 灌流也越大，因 此上拉電阻一般 取 3~10KΩ。 方向寄存器 輸入數(shù)據(jù)鎖存器 輸出數(shù)據(jù)鎖存器 （ ） I/O位 （ ） 0V RA4內(nèi)部 接了下鉗 位二極管， 所以只需 外接上鉗 位二極管 。 5V “1” “0” 輸入 ST、輸出 OC PNP NPN VCC I RA4/TOCKI : 輸入 ST（施密特觸發(fā)器） 輸出 OC VOUT VIN 上升沿閾值 下降沿閾值 信號(hào)經(jīng)過(guò) 上升沿閾 值 時(shí)，輸出變高。 信號(hào)經(jīng)過(guò) 下降沿閾 值 時(shí)，輸出變低。 ST VIN VOUT 小信號(hào)雖然超過(guò)閾值 輸出端沒有任何變化 ? 采用低通濾波器使信號(hào)的邊沿變緩，但由于 RA4輸入是 ST，因此可對(duì)受損的信號(hào)進(jìn)行恢復(fù)。 RA4/TOCKI : +3 +1 TOCKI：定時(shí)器 0時(shí)鐘輸入端。 計(jì)數(shù)器 RA4/TOCKI 上拉 /下拉電阻 VD IOL IIL R IOL =（ VD / R） + IiL I/O 上拉電阻最小值： 上拉電阻最小值將由輸出低電平時(shí) 的電流 IOL決定，它是上拉電阻提供的 電流 VD/R和負(fù)載 IiL的灌流電流和。 R 最小值應(yīng)保證 RA4輸出的低電平為 ，不使 IOL超過(guò)額定值。 由此知： I/O輸出邏輯低電平時(shí)， 電阻 R應(yīng)足夠大，使 IOL不超過(guò)額定值。 R VD IIH IOH I/O VOH=VD—（ IIH+IOH） R 上拉電阻最大值取決于 RA4輸出電 壓的上升速度，阻值越小 RA4輸出電 壓上升越快。 IIH為 I/O引腳輸入的電流， IOH為 I/O輸出電流。 由此知： I/O輸出為高電平時(shí)， R應(yīng) 足夠小，保證 VOH是可靠的高電平。 上拉電阻最大值： VD/R IOL R＞ ，輸出 的低電平不可靠 邏輯 1 邏輯 0 0V 不可逆轉(zhuǎn)的器件損壞 不可逆轉(zhuǎn)的器件損壞 未定義邏輯電平 PNP NPN VCC IOL R 下拉電阻最小值： IOH IIH VOH IOH為邏輯“ 1”輸出電流 IIH為輸出到負(fù)載的電流 I/O輸出邏輯高電平時(shí)，電阻 R 應(yīng)足夠大，使 IOH不超過(guò)額定值。 VOH/R + IIH ≤︱ IOH ︳ R IOL IiL 下拉電阻最大值： VOL=（ IOL+ IiL） *R I/O I/O IOL和 IiL兩電流在 R上產(chǎn)生的電壓 應(yīng)被該 I/O視為低電平 I/O處于高阻狀態(tài)時(shí)， R必須足 夠小，保證 VOL為邏輯低電平。 VOL 注意：對(duì)同一型號(hào)不同廠 家及不同批次的 IC，其上 拉和下拉電阻值可能不同。 PIC系統(tǒng)單片機(jī)所有的 I/O (除具有模擬端口除外 )， 在任何情況下的復(fù)位后均自動(dòng)工作為輸入狀態(tài) (即 TRIS方 向寄存器內(nèi)容為“ 1”)。由于工作在輸入，其 輸入阻抗為高 阻狀態(tài) ，因此可通過(guò)外接上拉或下拉電阻，使任一 I/O位 在復(fù)位后都工作在一個(gè)確定的邏輯狀態(tài)，這對(duì)單片機(jī)復(fù)位 后必須工作在一個(gè)確定的邏輯電平，提供了方便。 RA0 CPU RS485 RE DE TX RX 圖中 SP/EN接上拉電阻使 8259在初始化時(shí) SP/EN為高電平，確保 CPU通過(guò)數(shù)據(jù)總線對(duì) 8259執(zhí)行正確的寫操作。 EN為“ 0”，表示選中 8259和 CPU之間的數(shù)據(jù)緩沖器， CPU通過(guò)數(shù)據(jù)總線緩沖器讀取 8259的工作狀態(tài)。 DB DB DB DIR DIR DIR G G G V V V SP/EN SP/EN SP/EN CAS7~CAS0 CAS7~CAS0 CAS7~CAS0 INTA INTA INTA INT INT INT IR0 IR1 DEN A7~A0 A7~A0 A7~A0 B7~B0 B7~B0 B7~B0 DB DB DB DT/R DB INTA G=0， DIR=0， B7~B0 A7~A0； G=0， DIR=1， B7~B0 A7~A0 74LS245 74LS245 74LS245 8259 8259 8259 G DIR 數(shù)據(jù)傳輸方向 L L B到 A L H A 到 B H X 隔離 4051 8:1 MUX 15V 通過(guò) 74LS07 OC門和上 拉電阻實(shí)現(xiàn)了電平匹配 8255 5V 15V 74LS07 5V 模擬開關(guān) RON VCC 1 2 控制信號(hào) 1 “0” “1” 總線 控制信號(hào) 1 控制信號(hào) 2 總線懸空 H 控制信號(hào) 1和控制信號(hào) 2存在時(shí)間上的時(shí)延，當(dāng)控制信號(hào) 1由低變高時(shí)，控制 信號(hào) 2還沒有立即變高，在這個(gè)瞬間： CL 3 控制 信號(hào) 2 在此時(shí)間 1和 2均為高阻 若負(fù)載為 TTL（ 3），由于 TTL存在漏電流使總線上的電壓處于不穩(wěn)定的狀態(tài)； 若負(fù)載是 CMOS（ 3），此時(shí)輸入阻抗相當(dāng)于幾百兆歐， 容易造成靜電積累，嚴(yán)重時(shí)導(dǎo)致 IC損壞。 5V 解決的辦法是加上拉電阻 ， 利用上拉電阻降低 IC的輸入阻抗，為靜電感應(yīng)電荷提供了泄放通道，使 IC的可靠性得到提高。 同時(shí)上拉電