【正文】 1 基于 VHDL 語言的出租車計費器設計 1 引 言 最近幾年出租車行業(yè)發(fā)展迅速，在全國有幾千家出租車公司，因此出租車計費器的市場是龐大的。隨著電子科學技術的不斷發(fā)展，特別是集成電路的迅猛發(fā)展，電子設計自動化已經(jīng)成為主要的設計手段。隨著 EDA 技術的大力發(fā)展， FPGA 等數(shù)字可編程器件的出現(xiàn)，數(shù)字出租車計費器的設計也就變得更加簡單，而且性能更穩(wěn)定、能實現(xiàn)較復雜的功能，且運用 EDA 軟件可方便的在計算機上實現(xiàn)設計與仿真。本設計基于 VHDL（ FPGA）語言是電子設計領域中最具活力和發(fā)展前途的一項技術，未來必定會取代部分落 伍的數(shù)字元元件。 課程設計目的 隨著電子技術的不斷發(fā)展與進步，集成電路的設計方法也在不斷地更新。時至今日，傳統(tǒng)的手工設計過程已經(jīng)被先進的電子設計自動化（ EDA）工具所代替。只有以硬件描述語言和邏輯綜合為基礎的子項項下的電路設計方法才能滿足日趨復雜的集成電路 系統(tǒng)設計需求，才能縮短設計周期以滿足設計對集成電路系統(tǒng)日益急迫的需求。在這種情形下，傳統(tǒng)的出租車計費器設計方法已不能跟上現(xiàn)在的節(jié)奏，以往的出租車計費器在功能上也遠不能滿足現(xiàn)實的需求。以往的出租車計費器的不穩(wěn)定性，功能稍等缺點是的大家開始尋求更新的 ，功能更強大，性能更穩(wěn)定，價錢更低廉的新型出租車計費器。 而大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)， VHDL 硬件描述語言的出現(xiàn)，使得這一切成為可能。 本設計的研究目標和意義也就是要使用價錢低廉、性能穩(wěn)定 、價錢低廉、可擴性強、適應目前出租車市場需求的出租車計費器， 以解決目前出租車計費器存在的一系列問題。 課程設計要求 1. 能實現(xiàn)計費功能，計費標準為：按行駛里程收費，起步費為 ，并在車行 3公里后再按 2元 /公里，當計費器計費達到或超過一定收費 (如 20元 )時，每公里加收 50%的車費，車停止不計費。 2 2. 實現(xiàn) 預置功能：能預置起步費、每公里收費、車行加費里程。 3. 實現(xiàn)模擬功能：能模擬汽車啟動、停止、暫停、車速等狀態(tài)。 4. 設計動態(tài)掃描電路：將車費顯示出來，有兩位小數(shù)。 5. 用 VHDL 語言設計符合上述功能要求的出租車計費器，并用層次化設計方法設計該電路。 6. 各計數(shù)器的計數(shù)狀態(tài)用功能仿真的方法驗證，并通過有關波形確認電路設計是否正確。 7. 完成電路全部設計后，通過系統(tǒng)實驗箱下載驗證設計的正確性。 設計平臺 MAX + plusⅡ 是美國 Altera 公司的一種 EDA 軟件 ,用于開發(fā) CPLD 和 FPGA 進行數(shù)字系統(tǒng)的設計。 2 應用工具介紹 作為當今最流行的計算機軟件系統(tǒng)， EDA 技術是以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產(chǎn)品的自動設計。EDA 可提供文本輸入以及圖形編輯的方法將設計者的意圖用程序或者圖形方式表達出來，而我們經(jīng)常用到的 VHDL 語言便是用于編寫源程序所需的最常見的硬件描述語言（ HDL）之一。 EDA 技術介紹 EDA 是電子設計自動化 (Electronic Design Automation)的縮寫 ,在 20世紀 90 年代初從 計算機輔助設計 (CAD)、計算機輔助制造 (CAM)、計算機輔助測試 (CAT)和計算機輔助工程 (CAE)的概念發(fā)展而來 。 EDA 技術是在電子 CAD技術基礎上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產(chǎn)品的自動設計 [1]。 EDA 技術就是以計算機為工具，設計者在 EDA 軟件平臺上，用硬件描述語言 HDL完 3 成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載 等工作。典型的 EDA工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設計者在EDA 平臺上完成的針對某個系統(tǒng)項目的 HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯、優(yōu)化、轉換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實現(xiàn)的硬件結構參數(shù)，它的功能就是將軟件描述與給定的硬件結構用一定的方式聯(lián)系起來。也就是說，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉換低級的、可與目標器件 FPGA/CPLD 相映射的網(wǎng)表文件。 在今天 ， EDA 技術已經(jīng)成為電子設計的普遍工具，無論設計芯片還是設計系統(tǒng)，沒有 EDA 工具的支持，都是難以完成的。 EDA工具已經(jīng)成為設計師必不可少的武器，起著越來越重要的作用。 從目前的 EDA 技術來看，其發(fā)展趨勢是政府重視、使用普及、應用廣泛、工具多樣、軟件功能強大。 EDA 技術發(fā)展迅猛，完全可以用日新月異來描述。 EDA技術的應用廣泛，現(xiàn)在已涉及到各行各業(yè)。 EDA 水平不斷提高，設計工具趨于完美的地步。 語言介紹 電子設計自動化 （ EDA） 的關鍵技術之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路。 VHDL 硬 件描述語言在電子設計自動化中扮演著重要的角色 ， 他是 EDA 技術研究的重點之一。 硬件描述語言是 EDA 技術的重要組成部分 ， VHDL 是作為電子設計主流硬件描述語言， VHDL（ Very High Speed Integrated Circuit Hardware Description Language） 于 1983 年由美國國防部發(fā)起創(chuàng)建 ， 由 IEEE 進一步發(fā)展并在 1987 年作為 IEEE 標準 10760 發(fā)布。因此 ， VHDL 成為硬件描述語言的業(yè)界標準之一。 VHDL 作為 IEEE 的工業(yè)標準硬件描述語言 ， 得到眾多 EDA 公 司的支持 ， 在電子工程領域 ， 已成為事實上的通用硬件描述語言。 VHDL 語言具有很強的電路描述和建模能力 ， 能從多個層次對數(shù)字系統(tǒng)進行建模和描述 ， 從而大大簡化了硬件設計任務 ， 提高了設計效率和可靠性，使用 VHDL 語言 ，可以就系統(tǒng)的總體要求出發(fā) ， 自上而下地將設計內(nèi)容細化 ， 最后完成系統(tǒng)硬件的整體設計。一個完整的 VHDL 程序包括以下幾個基本組成部分：實體 （ Entity） ，結構體 4 （ Architecture） ，程序包 （ Package） ，庫 （ Library） 。其中 ， 實體是一個 VHDL 程序的基本單元 ， 由實體說明和結構體兩部分組成， 實體說明用于描述設計系統(tǒng)的外部接口信號 ；結構體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結構形式。程序包存放各設計模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。庫用于存放已編譯的實體，機構體，程序包及配置。 VHDL 語言的編譯環(huán)境有不同的版本，我們應用的是 Altera 公司的 Maxplus 軟件 ，它的操作順序如下：使用 TEXTEDITOR 編寫 VHDL 程序使用 COMPILER 編譯 VHDL 程序 ； 使用 WAVE2FORMEDITOR， SIMULAROT 仿真實驗 ； 使用 TIMINGANALTZER 進 行 芯 片 的 時序 分析 ； 用 FLOORPLANEDITOR 鎖定芯片管腳位置 ； 使用PROGRAMMER 將編譯好的 VHDL 程序下載到芯片中。 VHDL 進行工程設計的優(yōu)點是顯而易見的。 1．與其他的硬件描述語言相比 ， VHDL 具有更強的行為描述能力 ， 從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。 2． VHDL 豐富的仿真語句和庫函數(shù) ， 使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性 ， 隨時可對設計進行仿真模擬。 3． VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需 求的大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 4．對于用 VHDL 完成的一個確定的設計 ， 可以利用 EDA 工具進行邏輯綜合和優(yōu)化 ， 并自動的將 VHDL 描述設計轉變成門級網(wǎng)表。 5． VHDL 對設計的描述具有相對獨立性 ， 設計者可以不懂硬件的結構 ， 也不必管理最終設計實現(xiàn)的目標器件是什么 ， 而進行獨立的設計。 6．用 VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進行復雜控制邏輯的設計，既靈活方便，又便于設計結果的交流、保存和重用。 3 設計原理 5 圖 系統(tǒng)頂層框圖 計費器按里程收費，每 100 米開始一次計費。各模塊功能如下： (1) 車速控制模塊 當起停鍵為啟動狀態(tài)時（高電平），模塊根據(jù)車速選擇和基本車速發(fā)出響應頻率的脈沖驅動計費器和里程顯示模塊進行計數(shù)；當處于停止狀態(tài)時暫停發(fā)出脈沖，此時計費器和里程顯示模塊相應的停止計數(shù)。 (2) 里程動態(tài)顯示模 塊 其包括計數(shù)車速控制模塊發(fā)出的脈沖以及將計數(shù)顯示動態(tài)顯示出來，每來一個脈沖里程值加 （控制器每發(fā)一個脈沖代表運行了 ）。 (3) 計費動態(tài)顯示模塊 其初值為 10 元，當里程超過 3 公里后才接受計數(shù)車速控制模塊發(fā)出的脈沖的驅動，并且計數(shù)顯示動態(tài)顯示出來，每來一個脈沖（代表運行了 公里）其數(shù)值加 1元，當收費超過 20 時數(shù)值加 元。 車速選擇 起 /停 開關 基本速率 Reset 掃描時鐘 顯示輸出 顯示輸出 車速 控制模塊 計費動態(tài)顯示 里程 動態(tài)顯示 6 4 設計步驟 VHDL 設計流程圖 （如圖 ） ： 圖 VHDL 設計流程圖 圖 系統(tǒng)的總體模塊圖 VHDL 文本編輯 VHDL 文本編輯 FPGA/CPLD 適配器 FPGA/CPLD 編輯下載器 VHDL 仿真器 FPGA/CPLD器件和電路系統(tǒng) 時序與功能仿真器 7 （ 1）模塊 MS的實現(xiàn) （如圖 所示） 圖 模塊 MS 圖 模塊 MS，輸入端口 CK0、 CK1為兩個不同的時鐘信號，來模擬汽車的加速和勻速，JS 加速按鍵。 （ 2）模塊 SOUT 的實現(xiàn) （如圖 所示） 圖 模塊 SOUT 圖 該模塊實現(xiàn)車行狀態(tài)輸出功能，其中 clk 為時鐘信號， enable 為啟動使能信號，sto 暫停信號， clr 為清零信號， st為狀態(tài)信號。 （ 3）模塊 PULSE 的實現(xiàn) （如圖 所示） 圖 模塊 PULSE 圖 8 該模塊 實現(xiàn)將時鐘信號 5 分頻功能。 （ 4）模塊 COUNTER 的結果驗證 （如圖 所示）