【正文】 EDA 課程設(shè)計報告書 課題名稱 基于 VHDL 移位寄存器的設(shè)計與實現(xiàn) 姓 名 伍 贊 學 號 081220142 院 系 物理與電信工程系 專 業(yè) 電子信息工程 指導教師 周來秀 講師 2021 年 6 月 10 日 ※ ※ ※ ※ ※ ※ ※ ※ ※ ※※ ※ ※ ※ ※ ※ ※ ※ ※ ※ 2021 級學生 EDA 課程設(shè)計 一、 設(shè)計任務(wù)及要求： 設(shè)計任務(wù)： 設(shè)計與實現(xiàn)移位寄存 器。 設(shè)計要求： （ 1） 通過對相應(yīng)文獻的收集、分析以及總結(jié)，給出相應(yīng)課題的背景、意義 及現(xiàn)狀研究分析。 （ 2） 通過課題 設(shè)計 ，掌握計算機 組成原理 的分析方法和設(shè)計方法。 （ 3）按要求編寫課程設(shè)計報告書，能正確闡述設(shè)計和實驗結(jié)果。 （ 4）抱著嚴謹認真的態(tài)度積極投入到課程設(shè)計過程中，認真查閱相 應(yīng)文獻以及實現(xiàn)，給出個人分析、設(shè)計以及實現(xiàn)。 指導教師簽名： 2021 年 06 月 12 日 二、指導教師評語： 指導教師簽名： 2021 年 6 月 26 日 三、成績 驗收蓋章 2021 年 6 月 26 日 基于 VHDL 移位寄存器的設(shè)計與實現(xiàn) 伍贊 （湖南城市學院物理與電信工程系電子信息工程專業(yè) ,益陽 ,413002） 1 設(shè)計目的 在計 算機中常要求寄存器有移位功能。如在進行乘法時，要求將部分積右 移 在將并 行傳送的數(shù)轉(zhuǎn)換成串行數(shù)時也需要移位。因此，移位寄存器的設(shè)計是必 要 的。 本次設(shè)計的目的就是 利用計算機組成原理中移位寄存器的相關(guān)知識 ， 通過課程設(shè)計更加深入的了解移位寄存器的功能。了 解 EDA 技術(shù)， 并掌握 VHDL 硬件描述語言的設(shè)計方法和思想， 通過學習的 VHDL 語言結(jié)合 計算機組成原理中的相關(guān) 知識理論聯(lián)系實際，掌握所學的課程知識 。通過對移位寄存器的設(shè)計，鞏固和綜合運用所學知識，提高對計算機組成原理的理解。 2 設(shè)計的主要內(nèi)容和要求 本課程設(shè)計是關(guān)于移位寄存器的設(shè)計，它不僅具有存儲代碼的功能，而且 還有左移、右移、并行輸入及保持等功能。本設(shè)計根據(jù)功能的不同，設(shè)計了三種 移位寄存器。 ( 1 ) 雙向移位寄存器。 ( 2 ) 串入串出 (SISO)移位寄存器。 ( 3 ) 串入并出 (SIPO)移位寄存器。 3 移位寄存器設(shè)計過程 移位寄存器的工作原理 用 VHDL 語言描述任意分頻數(shù)的分頻器 ,并實現(xiàn)占空比任意設(shè)置 .每當系統(tǒng)時鐘上升沿到來時 ,計數(shù)器就加計數(shù)一位 (可任意設(shè)置為 N 位 ),當計數(shù)值到達預(yù)定值時就對分頻時鐘翻轉(zhuǎn) .這樣就會得到一個連續(xù)的時鐘脈沖 . 當移位信號到來時 ,移位寄存器就對存儲的二進制進行移位操作 .移位寄存方 式可自行設(shè)置 (可左移 ,右移 ,一位移 ,多位移位寄存 )。 雙向移位寄存器的設(shè)計 電路符號：雙向移位寄存器工作原理框圖。 CLK 表示計數(shù)器被清除為 “0” ；一般當為 高電平時為觸發(fā)。 如圖 。 圖 雙向移位寄存器原理框圖 雙向移位寄存器由 VHDL 程序?qū)崿F(xiàn)，下面是其中的一段 VHDL 代碼： library ieee。 use 。 IEEE 庫使用聲明 use 。 use 。 entity tdirreg is port (clk: in std_logic。 聲明 clk 是標準邏輯位類型的輸入端口 din: in std_logic。 聲明 din 是標準邏輯位類型的輸入端口 dir : in std_logic。 聲明 dir 是標準邏輯位類型的輸入端口 op_l: out std_logic。 聲明 op_l是標準邏輯位類型的輸出端口 op_r: out std_logic)。 聲明 op_r 是標準邏輯位類型的輸出端口 end tdirreg。 architecture a of tdirreg is signal q: std_logic_vector(7 downto 0)。 信號聲明語句 begin process(clk) 進程語句（ clk 是敏感信號） begin TDIRREG CLK OP— L DIN OP— R DIR if clk39。event and clk= 39。139。then 條件語句 if dir = 39。039。 then q(0) = din。 賦值語句 for i in 1 to 7 loop q(i) = q(i1)。 賦值語句 end loop 。 else q(7) = din。 賦值語句 for i in 7 downto 1 loop q(i1) =q(i)。 賦值語句 end loop 。 end if。 end if。 end process 。 op_l = q(7)。 賦值語句 op_r = q(0)。 賦值語句 end a。 串入串出（ SISO）移位寄存器的設(shè)計 電路符號：串入串出（ SISO）移位寄存器工作原理框圖。 DATA_IN 為數(shù)據(jù)輸入端口，數(shù)據(jù)將從這個端口進入寄存器； DATAOUT 為數(shù)據(jù)輸出端口，數(shù)據(jù)將從這個端口從寄存器輸出； CLK 是清零端口。 如圖 。 圖 串入串出（ SISO）移位寄存器圖元符號 串入串出（ SISO）移位寄存 器由 VHDL程序?qū)崿F(xiàn)。下面是其中的部分代碼： library ieee。 SISO DATA_IN DATA_OUT CLK use 。 IEEE 庫使用聲明 entity siso is port(data_in : in std_logic。 聲明 data 是標準邏輯位類型的輸入端口 clk : in std_logic。 聲明 clk 是標準邏輯位類型的輸入端口 data_out : out std_logic)。 聲明 data 是標準邏輯位類型的輸出端口 end siso。 architecture a of siso is signal q : std_logic_vector(3 downto 0)。 信號聲明語句 begin process(clk) 進程語句（ clk 是敏感信號） begin if clk 39。event and clk = 39。139。 then 條件語句 q(0)=data_in。 for i in 1 to 3 loop q(i)=q(i1)。 賦值語句 end loop。 end if。 end process。 data_out=q(3)。 賦值語句 end a。 串入并出（ SIPO）移位寄存器的設(shè)計 電路符號：串入并出（ SIPO）移位寄存器工作原理框圖。 D_IN 是數(shù)據(jù)輸入端口，數(shù) 據(jù)將從這個端口進入串入并出（ SIPO）移位寄存器； D_OUT[3? 0]為數(shù)據(jù)輸出端口，數(shù)據(jù)將從這個端口從串入并出（ SIPO）移位寄存器出來。 如圖 。 圖 串入并出（ SIPO）移位寄存器工作框圖 串入并出（ SIPO）移位寄存器由 VHDL程序?qū)崿F(xiàn)。下面是其中的部分代碼： library ieee。 IEEE 庫使用聲明 use 。 use 。 use 。 entity sipo is port(d_in : in std_logic。 聲明 d是標準邏輯位類型的輸入端口 clk : in std_logic。 聲明 clk 是標準邏輯位類型的輸入端口 d_out : out std_logic_vector(3 downto 0))。 聲明 d 是標準邏輯位類 型的 輸出 端口 end sipo。 architecture a of sipo is signal q : std_logic_vector(3 downto 0)。 信號聲明語句 begin process(clk) 進程語句（ clk 是敏感信號） begin if clk 39。event and clk = 39。139。 then 條件語句 q(0)=d_in。 for i in 1 to 3 loop q(i)=q(i1)。 賦值語句 end loop。 end if。 end process。 SIPO D_IN D_OUT[3? 0] CLK d_out=q。 賦值語句 end a。 4 系統(tǒng)仿真 雙向移位寄存器仿真圖分析 雙向移位寄存器的仿真圖， 對其仿真圖進行仿真分析： dir為一個控制信號，clk為時鐘控制信號， din 為輸入信號，表示要存入的數(shù)據(jù)， op_r 表示右移（從高位到低位）后得到的結(jié)果， op_l 表示左移（從低位到高位）后得到的結(jié)果。如圖所示：當 dir 為 0 時， op_r 輸出的是右移的結(jié)果，遇到一個 clk 的下降沿時，輸入數(shù)據(jù)右移一位。 op_l輸出的是左移的結(jié)果，遇到一個 clk的下降沿時，輸入數(shù)據(jù)左移一位。當 dir 為 1 時， op_r 與 op_l 與上述相反。 如圖 。 圖 雙向移位寄存器仿真圖 串入串出（ SISO）移位寄存器仿真圖分析 串入串出（ SISO）移位寄存器的仿真圖， 對其仿真圖進行仿真分析： clk 為時鐘控制信號， data_in 為輸入信號，表示要存入的數(shù)據(jù)。 data_out 為輸出信號，表示輸出的數(shù)據(jù)。如圖所示：當 data_in 串行輸入數(shù)據(jù)時，遇到一個時鐘信號 clk,輸入數(shù)據(jù)向右移位，并串行輸出數(shù)據(jù)。 如圖 。 圖