【正文】 1 基于 FPGA的數(shù)字系統(tǒng)設(shè)計 數(shù)字頻率計 設(shè)計 報告 學(xué) 號： 2803202108 姓 名： 劉 璐 專 業(yè)： 集成電路設(shè)計與集成系統(tǒng) 實驗室： 211 樓 308 設(shè)計時間： 2021. 9. 26—— 2021. 10. 12 2 一、實驗名稱 數(shù)字頻率計的設(shè)計 二、實驗地點 211 樓 308 三、實驗?zāi)康暮腿蝿?wù) (1) 了解數(shù)字電路設(shè)計的基本特點 (2) 了解數(shù)字頻率計電路的基本原理 (3) 基本掌握 ISE 軟件的使用（設(shè)計輸入、仿真、實現(xiàn)） (4) 了解可編程邏輯器件（ FPGA ）的一般情況 (5) 基本掌握 HDL 的使用 四、實驗內(nèi)容 (1) 設(shè)計出符合設(shè)計要求的解決方案 (2) 設(shè)計出單元電路 (3) 利用 EDA 軟件對各單元電路及整體電路進行仿真 (4)利用 EDA 軟件在 ELB 電子課程設(shè)計實驗板實現(xiàn)設(shè)計 (5) 觀察實驗結(jié)果 五、項目需用儀器設(shè)備名稱以及所需主要元器件 PC 機、 EDA 教學(xué)實驗系統(tǒng)一臺 ,帶有（ SPARTAN 3A XC3S200A 芯片 ,LED 管 , 七段數(shù)碼管 等）的實驗板一塊 , 跳線、下載電纜一根 ,函數(shù)發(fā)生器。 六、實驗任務(wù)與要求 頻率測量范圍為 10Hz～ 10MHz，用 6只數(shù)碼管以 kHz為單位顯示測量結(jié)果；有三個帶鎖按鍵開關(guān) (任何時候都只會有一個被按下 )用來選擇 1S、 ；有一個按鈕開關(guān)用來使頻率計復(fù)位；有兩只 LED，一只用來顯示閘門的開與閉，另一只當計數(shù)器溢出時做溢出指示。 數(shù)字頻率計的相關(guān)技術(shù)指標如下： 位數(shù) :測量頻率通過 LED數(shù)碼管為六位十進制數(shù)顯示 。 測試頻率范圍為： 10HZ10MHZ。 計數(shù)器溢出時要有溢出標志 over。 需要有閘門標志 gate。 顯示工作方式： a、用 BCD七段共陽極數(shù)碼管顯示讀數(shù)，只有在讀數(shù)不發(fā)生跳變時才是正確的結(jié)果。 b、采用記憶顯示方法，即在一次測試結(jié)束時，顯示測試結(jié)果，此顯示值一直保留到下次測量顯示數(shù)到來，才將上次顯示更新。用第二次測試結(jié)果，更新顯示值。 要求被測輸入信號應(yīng)是符合數(shù)字電路要求的脈沖波。 七、 VHDL設(shè)計環(huán)境介紹 VHDL語言是一種用于電路設(shè)計的高級語言。它在 80年代的后期出現(xiàn)。最初是由美國 國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計 語言 VHDL的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是 用在 FPGA /CPLD/EPLD的設(shè)計中。當然在一些實 3 力較為雄厚的單位，它也被用來設(shè)計 ASIC。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和 接口。除了含有許多具有硬件特征的語句外， VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。 VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點 。 VHDL主要特點有： （ 1） 功能強大、設(shè)計靈活 （ 2） 支持廣泛、 易于修改 （ 3） 強大的系統(tǒng)硬件描述能力 （ 4） 獨立于器件的設(shè)計、與工藝無關(guān) （ 5） 很強的移植能力 （ 6） 易于共享和復(fù)用 VHDL 系統(tǒng)優(yōu)勢 ： (1)與其他的硬件描述語言相比 ， VHDL 具有更強的行為描述能力 ， 從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 (2)VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 (3)VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了 他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 (4)對于用 VHDL完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 (5)VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 八、 實驗原理 所謂“頻率”，就是周期性信號在單位時間 (1秒 )內(nèi)變化的次數(shù)。若在一定時間內(nèi)計得這個周期信號變化的次數(shù)為 N，則其頻率可表達為： NfT? (1) 電子技術(shù)器可以嚴格按公式 (1)所表達的頻率的定義進行測頻，其原理方框圖如圖 1所示： ① ② ⑤ ④ ③ 圖 1 測頻原理圖 首先，把被測信號 ① (以正弦波為 例 )通過放大整形電路變成脈沖 ② (實際上變成方波即可 )其重復(fù)頻率等于被測頻率 xf ，然后將它加到閘門的一個輸入端。閘門通過門控信號 ④ 來控制開、閉時間，只有在閘門開通時間 T內(nèi)，被計數(shù)的脈沖 ⑤ 才能通過閘門，被送到十進制電子計數(shù)器進行計數(shù)。門控信號的時間 T是非常準確的，以它作為時間基準，它由時基發(fā)生器提供。放大整形 閘門 計數(shù)器 時基信號發(fā)生器 門控電路 4 時基信號發(fā)生器由一個高穩(wěn)定的石英振蕩器和一系列數(shù)字分頻器組 成，由它輸出的標準時間脈沖 (時標 )去控制門控電路形成門控信號。比如，時標信號的重復(fù)周期為 1S，則加到閘門的門控信號作用時間 T及閘門時間亦準確的等于 1S，及閘門開通時間為 1S，這時若計得 10000個數(shù)，則有 (1)式知，被測頻率 10000xf Hz? 。 從以上討論可知，電子計數(shù)器的測頻原理實質(zhì)上以比較法為基礎(chǔ)，它將 xf 和時基信號頻率相比，兩個頻率相比的結(jié)果以數(shù)字的形式顯示出來 。 九、 設(shè)計過程 十、 原理框圖 Gate clear Latch 圖 2 原理框圖 各模塊功能及實現(xiàn) 一、數(shù)字頻率計 源程序： library IEEE。 use 。 use 。 use 。 entity m10_counter is port(rst,clk2:in std_logic。 count_out0,count_out1,count_out2,count_out3,count_out4,count_out5:out std_logic_vector(3 downto 0)。 over: out std_logic)。 end m10_counter。 architecture Behavioral of m10_counter is signal m10_counter0,m10_counter1,m10_counter2,m10_counter3,m10_counter4,m10_counter5:std_logic_vector(3 downto 0)。 被測信號輸入 放大整形 閘門 計數(shù)器 鎖存器 Over 門控電路 Gate 石英振蕩器 分頻器 掃面顯示控制子系統(tǒng) （包括顯示譯碼和掃描控制） 被測頻率顯示 基準信號 5 signal over_1:std_logic。 BEGIN process(rst,clk2) begin if(rst=39。139。)then over_1=39。139。 m10_counter0=0001。 m10_counter1=0000。 m10_counter2=0000。 m10_counter3=0000。 m10_counter4=0000。 m10_counter5=0000。 elsif(clk239。event and clk2=39。139。)then if m10_counter01001 then m10_counter0= m10_counter0+1。 else m10_counter0=0000。 m10_counter1= m10_counter1+1。 if m10_counter11001 then m10_counter1= m10_counter1+1。 else m10_counter1=0000。 m10_counter2= m10_counter2+1。 if m10_counter21001 then m10_counter2= m10_counter2+1。 else m10_counter2=0000。 m10_counter3= m10_counter3+1。 if m10_counter31001 then m10_counter3= m10_counter3+1。 else m10_counter3=0000。 m10_counter4= m10_counter4+1。 if m10_counter41001 then m10_counter4= m10_counter4+1。 else m10_counter4=0000。 m10_counter5= m10_counter5+1。 end if。 end if。 end if。 end if。 end if。 end if。 if m10_counter5=1010then over_1=39。039。 6 end if。 end process。 over=over_1。 count_out0=m10_counter0。 count_out1=m10_counter1。 count_out2=m10_counter2。 count_out3=m10_counter3。 count_out4=m10_counter4。 count_out5=m10_counter5。 end Behavioral。 模塊圖： 仿真波形： 二、鎖存器 如果計數(shù)器輸出直接與譯碼器相連，那么在計數(shù)過程中輸出端則隨輸入脈沖數(shù)的增加而不斷跳變，那么顯示數(shù)碼管則也會不斷閃爍跳變，讓人不能看到穩(wěn)定的輸出，加鎖存器后，則不再跳變，便可清晰讀出計數(shù)結(jié)果。由測頻控制模塊產(chǎn)生的 latch 信號來提供鎖存脈沖。其生成的功能模塊如下圖所示： 源程序： library IEEE。 use 。 use 。 7 use 。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 entity latch is port(over_in,f_hz:in std_logic。 counter0,counter1,counter2,counter3,counter4,counter5:in std_logic_vector(3 downto 0)。 over_out:out std_logic。 d0_out,d1_out,d2_out,d3_out,d4_out,d5_out:out std_logic_vector(3 downto 0))。 end latch。 architecture Behavioral of latch is begin process(f_hz,counter0,counter1,counter2,co