【正文】 1 基于 VHDL 語言與 MATLAB 設(shè)計(jì)的 FIR 數(shù)字濾波器的研究報(bào)告 報(bào)告人：馬曉博 B11020218 唐歡 B11020206 2 插入語：因?yàn)橐獏⒓与娰悾x的也是通信類的題目，需要用到數(shù)字濾波器，剛好老師也要求我們做一個(gè)關(guān)于數(shù)字電路的應(yīng)用于研究，我們就對(duì)數(shù)電中關(guān)于 VHDL 語言的章節(jié)進(jìn)行了研究，并借助網(wǎng)上的資料能使用 quarters 2 進(jìn)行電路設(shè)計(jì)并下載到相 應(yīng)板子上進(jìn)行實(shí)驗(yàn)。借助之前的一些對(duì) FPGA 器件以及 VHDL 語言， quarters 2 的研究，基本實(shí)現(xiàn)了 FIR 數(shù)字濾波器的設(shè)計(jì)。 摘要 本報(bào)告分兩部分： 1 由 matlab 計(jì)算 FIR 數(shù)字濾波器的濾波系數(shù)； 2 用 VHDL 語言設(shè)計(jì)邏輯電路，再通過 QUARTUS II 軟件，將各個(gè)模塊的電路封裝成期間，在頂層設(shè)計(jì)中通過連線，完成整個(gè)系統(tǒng)。 第一部分： FIR 數(shù)字濾波器的系數(shù)計(jì)算 關(guān)于數(shù)字信號(hào)處理中的東西，我們嘗試自學(xué)了，結(jié)果發(fā)現(xiàn)看不懂，就去網(wǎng)上查了 一些簡便的方法來計(jì)算濾波器的系數(shù)，通過 MATLAB 的工具箱來實(shí)現(xiàn)，這樣即便不懂原理，也可以計(jì)算出濾波器的系數(shù)。 我們通過 MATLAB 的 Fdatool 軟件實(shí)現(xiàn)。 輸入數(shù)據(jù) S(n)為 9 位，輸出 y(n)為 10 位的低通濾波器 數(shù)據(jù)：各個(gè)參數(shù)如下： Lilter Typer lowpass FIR Window kaiser 階數(shù)： 15， Beta=,Fs=48kHz,Fc= 濾波類型為：直接型 FIR FIR 濾波器的幅頻響應(yīng) 3 相頻響應(yīng) FIR 濾波 器的沖擊響應(yīng) 濾波器系數(shù) 4 對(duì)系數(shù)進(jìn)行調(diào)整，整數(shù)化： Num = Num*(2^8) ans = Columns 1 through 10 Columns 11 through 16 第二部分 FIR 數(shù)字濾波器的 VHDL 實(shí)現(xiàn) 由于我們之前就對(duì) VHDL 語言有研究，所以在網(wǎng)上查了相關(guān)資料之后實(shí)現(xiàn)起來并不算困難，其實(shí)就是加法器以及乘法器的設(shè)計(jì)，采用原理圖與 VHDL 語言相結(jié)合的方法， VHDL 語言進(jìn)行底層設(shè)計(jì)，原理圖進(jìn)行頂層連接。軟件使用 quarters 2 ,硬件使用 EPM240 最小系統(tǒng)板。不過由于這個(gè)板子便宜， 40 塊，內(nèi)部資源數(shù)目不多，而且是 CPLD 板子，更加資源緊缺，而要設(shè)計(jì)的加法器還好，乘法器相當(dāng)占用資源，本次濾波器要用 8 個(gè)（ 16/2），所以最后并沒有下載到板子上時(shí)失敗的，不過仿真時(shí)正確的?；具_(dá)到我們的目標(biāo)。具體過程如下： 根據(jù)上述要求， S(n)為 9 位， y(n)為 10 位的低通濾波器。數(shù)據(jù)： 19,6,29,3,45,25,92,212,212,92,25,45,3,29,6,19 5 階數(shù)： 15， Beta=,Fs=48kHz,Fc= 濾波類型為：直接型 FIR FIR 濾波器的原理圖設(shè)計(jì)如下： 設(shè)計(jì)原理： 一 概要 我們的原理說明是根據(jù)上面原理圖的設(shè)計(jì)順序逐步進(jìn)行的。 1 寄存器（延時(shí)器）。 原理圖上標(biāo)有 dff9 的器件。輸入 9 位數(shù)據(jù)，通過 dff9 的 D 觸發(fā)寄存器，達(dá)到延時(shí)的作用。 2 第一級(jí)加法器 數(shù)據(jù)通過 add9910,就是 9 位數(shù)字輸入， 10 位數(shù)字輸出加法器，完成第一級(jí)相加運(yùn)算，因?yàn)楸绢}是 16 階 FIR 數(shù)字濾波器，它的濾波系數(shù)有對(duì)稱的關(guān)系，所以采用上面的第一級(jí)加法器，達(dá)到簡化運(yùn)算的效果。 3 乘法器 乘法器用來將數(shù)據(jù)乘以由 matlab 計(jì)算得到的濾波系數(shù)，本題的系數(shù)分別為：19,6,29,3,45,25,92,212。 在乘法器設(shè)計(jì)時(shí)暫時(shí)沒有考慮符號(hào)，符號(hào)問題由下面的減法器實(shí)現(xiàn)。即：若系數(shù)符號(hào)為負(fù)，那么在下一級(jí)用減法器減去乘法器所得的數(shù)據(jù)。所有的乘法器為： mult19, mult mult 6, mult 29, mult 3, mult 45, mult 25, mult 92, mult 212。 4 第二級(jí)加，減法器 第二級(jí)加法器主要有 add111414,add151415,add161717。 add111414 就是說 11 位數(shù)據(jù)加14 位數(shù)據(jù)輸出 14 位數(shù)據(jù)，說有的都是相同的命名規(guī)則。減法器的作用是反映乘法器的負(fù)號(hào)的，對(duì)于負(fù)的濾波系數(shù)，在此相當(dāng)于經(jīng)過減法器相減。 6 5 第三級(jí)加，減法器 與上一級(jí)大體相同的原理。 6 輸出 輸出通過 add141710，將上一級(jí)得到的 14 位和 17 位數(shù)據(jù)相加，再拿出相加結(jié)果的高十位作為輸出。 到此，整個(gè) FIR 數(shù)字濾波器設(shè)計(jì)完畢，下面詳細(xì)說明各個(gè)部分的具體實(shí)現(xiàn)。 二 詳細(xì)說明 我們的說明是根據(jù)上面的概要逐一展開的。 我們的設(shè)計(jì)是先編寫各個(gè)功能的 vhdl 源文件，再生成功能模塊，最后在頂層用原理圖的設(shè)計(jì)方法連線，組成整個(gè)系統(tǒng)。 1 寄存器（延時(shí)器） 設(shè)計(jì)中用 D 觸發(fā)器組成寄存器，實(shí)現(xiàn)寄存功能。這里用來寄存一組 9 位的二進(jìn)制數(shù)據(jù)。 實(shí)現(xiàn)功能： 在 CP 正跳沿前接受輸入信號(hào)，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。 源文件： ENTITY dff9 IS PORT( clk : IN STD_LOGIC。 clear : IN STD_LOGIC。 Din : IN STD_LOGIC_VECTOR(8 DOWNTO 0)。 Dout : OUT STD_LOGIC_VECTOR(8 DOWNTO 0) )。 END dff9。 ARCHITECTURE a OF dff9 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=39。139。 THEN Dout=000000000。 ELSIF clear=39。039。 THEN IF(clk39。EVENT AND clk=39。139。) THEN Dout = Din。 END IF。 END IF。 END PROCESS。 7 END a。 2 第一級(jí)加法器 實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)字的相加運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 源文件： LIBRARY IEEE。 USE 。 USE 。 ENTITY add9910 is PORT(clk : in STD_LOGIC。 Din1,Din2 :in signed (8 downto 0)。 Dout:out signed(9 downto 0))。 END add9910。 ARCHITECTURE a of add9910 is SIGNAL s1: signed(9 downto 0)。 SIGNAL s2: signed(9 downto 0)。 BEGIN s1=(Din1(8)amp。Din1)。 s2=(Din2(8)amp。Din2)。 PROCESS(Din1,Din2,clk) BEGIN if clk39。event and clk=39。139。 then Dout=s1+s2。 end if。 end process。 end a。 3 乘法器 功能： 8 將數(shù)據(jù)乘以由 matlab 計(jì)算得到的濾波系數(shù)。總共有 8 個(gè)乘法器。 源文件（以 mult19 為例）： LIBRARY ieee。 USE 。 USE 。 ENTITY mult19 is PORT ( clk : IN STD_LOGIC。 Din : IN SIGNED (9 DOWNTO 0)。 Dout : OUT SIGNED (13 DOWNTO 0))。 END mult19。 ARCHITECTURE a OF mult19 IS SIGNAL s1 : SIGNED (13 DOWNTO 0)。 SIGNAL s2 : SIGNED (10 DOWNTO 0)。 SIGNAL s3 : SIGNED (13 DOWNTO 0)。 BEGIN P1:process(Din) BEGIN s1(13 DOWNTO 4)=Din。 s1( 3 DOWNTO 0)=0000。 s2(10 DOWNTO 1)=Din。 s2(0)=39。039。 if Din(9)=39。039。 then s3=(39。039。amp。s1(13 downto 1))+(0000amp。s2(10 DOWNTO 1))+(00000amp。Din(9 DOWNTO 1))。 else s3=(39。139。amp。s1(13 downto 1))+(1111amp。s2(10 DOWNTO 1))+(11111amp。Din(9 DOWNTO 1))。 end if。 end process。 P2: PROCESS(clk) BEGIN if clk39。event and clk=39。139。 then Dout=s3。 end if。 END PROCESS。 END a。 4 第二級(jí)加，減法器 對(duì)于乘了濾波系數(shù)的數(shù)據(jù)，進(jìn)行第二次的加和，由于上面有的濾波系數(shù)是負(fù)的，所以這里用減法器對(duì)上一面的負(fù)系數(shù)做減法運(yùn)算。 源程序： 減法器 sub121414 9 LIBRARY IEEE。 USE 。 USE 。 ENTITY sub121414 is PORT(clk : in STD_LOGIC。 Din1 :in signed (13 downto 0)。 Din2 :in signed (11 downto 0)。 Dout:out signed(13 downto 0))。 END sub121414。 ARCHITECTURE a of sub121414 is SIGNAL s1: signed(13 downto 0)。 BEGIN s1=(Din2(11)amp。Din2(11)amp。Din2)。 PROCESS(Din1,Din2,clk) BEGIN if clk39。event and clk=39。139。 then Dout=s1Din1。 end if。 end process。 end a。 加法器 add111414 LIBRARY IEEE。 USE 。 USE 。 ENTITY add111414 is PORT(clk : in STD_LOGIC。 Din1 :in signed (10 downto 0)。 Din2 :in signed (13 downto 0)。 Dout:out signed(13 downto 0))。 END add111414。 ARCHITECTURE a of add111414 is 10 SIGNAL s1: signed(13 downto 0)。 BEGIN s1=(Din1(11)amp。Din1(11)amp。Din1(11)amp。Din1)。 PROCESS(Din1,Din2,clk) BEGIN if clk39。event and clk=39。139。 then Dout=s1+Din2。 end if。 end process。 end a。 還有 add151415,add161717（略） 5 第三級(jí)加，減法器