【正文】 n system programmable large scale integration，在系統(tǒng)可編程大規(guī)模集成電路）等高密度 PLD 的發(fā)展過程。在此期間， PLD 的集成度高、速度不斷提高，功能不斷增強，結(jié)構(gòu)趨于更合理，使用 起來靈活方便。 PLD 的出現(xiàn)，打破了由中小規(guī)模通用型集成電路和大規(guī)模專用集成電路：壟斷的局面。與中小規(guī)模通用型集成電路相比，用 PLD 實現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗低、 12 可靠性高等優(yōu)點。與大規(guī)模專用集成電路相比，用 PLD 實現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險、修改邏輯設(shè)計方便、小批量生產(chǎn)成本低等優(yōu)勢。 PLD 是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)， PLD 能完成任何數(shù)字器件的功能。與小型規(guī)模通用型集成電路相比，用 PLD 實現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗小、可靠性高等優(yōu)點。與大規(guī)模專用集成電路相比，用 PLD 實現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險、修改邏輯設(shè)計方便、小批量生產(chǎn)成本低等優(yōu)勢。 PLD 的這些優(yōu)點使得 PLD 技術(shù)在 20 世紀(jì) 90 年代以后得到飛速的發(fā)展，同時也大大推動了 EDA 軟件和硬件描述語言（ HDL）的進(jìn)步。 最早的可編程邏輯器件出現(xiàn)在 20 世紀(jì) 70 年代初，主要是PROM 和 PAL。隨后出現(xiàn)了 PAL、 GAL、 EPLD（ Erasable Programmable Logic Devices，可擦除可編程邏輯器件）和CPLD、 PFGA、 ispLSI。 、 FPGA 的介紹 FPGA 是 20 世紀(jì) 80 年代中期，美國 Altera 公司推出一種現(xiàn)場可編程門陣列，其結(jié)構(gòu)主要分為三部分：可編程邏輯單元、可編程輸入輸出單元和可編程連線部分。 FPGA 器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機(jī)存取存儲器工藝，設(shè)計靈活，集成度高，可利用計算機(jī)輔助設(shè)計，繪出實現(xiàn)用戶邏輯原理圖、邏輯布爾方程或用硬件描述語言等方式設(shè)計輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動布局布線、模擬仿真的過 13 程；最后生成配置 FPGA器件的數(shù)據(jù)文件，對 FPGA 器件初始化。這樣實現(xiàn)了滿足用戶要求的專用集成電路，真正達(dá)到了用戶自行設(shè)計、自行研制和自行生產(chǎn)集成電路 的目的。 概括來說， FPGA 器件具有下列優(yōu)點：高密度、高效率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本、設(shè)計靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證。使得使用 FPGA器件，一般可在幾天到幾周內(nèi)完成一個電子系統(tǒng)的設(shè)計和制作，可以縮短研制周期，達(dá)到快速上市和進(jìn)一步降低成本要求。 基于上述的優(yōu)點，本設(shè)計采用 FPGA 芯片作為平臺，這樣可以把整個系統(tǒng)下載到一塊芯片之中，實現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。 、 CPLD 的介紹 CPLD 是一種用戶根據(jù)各自需要 而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。 Complex PLD 的簡稱，一般較PLD 為復(fù)雜的邏輯元件。 CPLD 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件。 它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、試用范圍寬、開發(fā)工具先進(jìn)、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標(biāo)準(zhǔn)產(chǎn)品 無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電 14 路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)（一般在 10000件以下）之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 CPLD 器件。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計和應(yīng)用成為電子工程師必備的一種技能。 、 FPGA 和 CPLD 的區(qū)別 盡管 FPGA 和 CPLD 都是可編程 ASIC 器件，有很多共同特點，但由于 CPLD 和 FPGA 結(jié)構(gòu)上的差異，具有各自的特點： 1】 CPLD 更適合完成各種算法和組合邏輯， FPGA 更適合于完成時序邏 輯。換句話說， FPGA 更適合于觸發(fā)器豐富的結(jié)構(gòu)，而 CPLD 更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 2】 CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的，而 FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 3】 在編程上 FPGA 比 CPLD 具有更大的靈活性。 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程， FPGA 主要通過改變內(nèi)部連線的布線來編程； FPGA 可在邏輯門下編程，而 CPLD 是在邏輯塊下編程。 4】 FPGA 的集成度比 CPLD 高，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 5】 CPLD 比 FPGA 使用起來更方便。 CPLD 的編程采用E2PROM 或 FASTFLASH 技術(shù)，無需外部存儲器芯片， 15 使用簡單。而 FPGA 的編程信息需存放在外部存儲器上，使用方法復(fù)雜。 6】 CPLD 的速度比 FPGA 快，并且具有較大的時間可預(yù)測性。這是由于 FPGA 是門級編程，并且 CLB 之間采用分布式互聯(lián)，而 CPLD 是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。 、硬件描述語言（ HDL） 硬件描述語言（ HDL）是相對于一般的計算機(jī)軟件語言如 C、Pascal 而言的。 HDL 是用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它描述電子系統(tǒng)的邏輯功能，電路結(jié)構(gòu)和連接方式。 HDL 具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面，表現(xiàn)了強大的生命力和應(yīng)用潛力。用 HDL 進(jìn)行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。 就 FPGA/CPLD 開發(fā)來說，比較常用和流行的 HDL 主要有VHDL， Verilog HDL， ABEL， AHDL， System Verilog 和 Systern C，其中 VHDL， Veri 比在現(xiàn)在 EDA 設(shè)計中使用最多， 也擁有幾乎所有的主流 EDA 工具的支持。而 Systern Veri 比和 Systern C 這兩種 HDL語言還處于完善過程中。現(xiàn)在， VHDL 和 Veri 比作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， 16 VHDL 與 Verilog HDL 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 EDA 關(guān)鍵技術(shù)之一就是采用硬件描述語言對硬件電路進(jìn)行描述，且具有系統(tǒng)級仿真和綜合能力。目前應(yīng)用比較廣泛的硬件描述語言就是 VHDL （ Very High Speed Integrated Circuit Hardware Description Language） ,它最早是由美國國防部提出來的。 、 VHDL 簡介 VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language，即超高速集成電路硬件描述語言，是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計，支持結(jié)構(gòu)、數(shù)據(jù)流、強，因此在實際應(yīng)用中越來越廣泛。 HDL 發(fā)展的技術(shù)源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編、 C、 Pascal、Fortran、 Prolog 等。這些語言運行在不同硬件平臺和不同的操作環(huán)境中，它們適合于描述過程和算法，不適合作硬件描述。 CAD 的出現(xiàn)，使人們可以利用計算機(jī)進(jìn)行建筑、服裝等行業(yè)的輔助設(shè)計，電子輔助設(shè)計也同步發(fā)展起來。在從 CAD 工具到 EDA 工具的進(jìn)化過程中，電子設(shè)計工具的人機(jī)界面能力越來越高。在利用 EDA 工具進(jìn)行電子設(shè)計時，邏輯圖、分立電子原件作為整個越來越復(fù)雜的電子系統(tǒng)的設(shè)計已不適應(yīng)。任何一種 EDA 工具，都需要一種硬件 描述語言來作為EDA 工具的工作語言。這些眾多的 EDA 工具軟件開發(fā)者，各自推出了自己的 HDL 語言。 、 VHDL 的主要特點 17 作為硬件描述語言的第一個國際標(biāo)準(zhǔn)， VHDL 具有很強的可移植性： 1】 具有豐富的模擬仿真語句和庫函數(shù)，隨時可對設(shè)計進(jìn)行仿真模擬，因而能將設(shè)計中邏輯上的錯誤消滅在組裝之前，在大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性； 2】 設(shè)計層次較高，用于較復(fù)雜的計算時能盡早發(fā)現(xiàn)存在的問題，從而縮短設(shè)計周期； 3】 VHDL 的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換；支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用； 4】 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動地把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表； VHDL 用源代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計，靈活又方便，同時也便于設(shè)計結(jié)果的交流、保存和重用。 、 VHDL 語言的優(yōu)勢 常用的硬件描述性語言有 VHDL、 Verilog 和 ABEL 語言。 VHDL語言起源于美國國防部的 VHSIC， VHDL 是一種高級描述語言，適用于行為級和 RTL級的描述相對與 Verilog 語言和 ABEL語言這些較低一級的適合描述門級電路的描述性語言而言，其具有以下的優(yōu)點： 設(shè)計方法靈活、支持廣泛 VHDL 語言可以支持自頂至下（ Top— Down）和基于庫（ Library— Based）的設(shè)計方法，而且還支持同步電路、異步電路、 FPGA 以 18 及其他隨機(jī)電路的設(shè)計。其范圍之廣是其它方法所不能比擬的。目前大多數(shù) EDA 工具幾乎都支持 VHDL 語言。這給 VHDL 語言進(jìn)一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。 系統(tǒng)硬件描述能力強 VHDL 語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級電路。另外，高層次的行為描述可以與低層次的 RTL描述和結(jié)構(gòu)描述混合使用。其他 HDL 語言如 UDL/I、 Verilog 等對系統(tǒng)級的功能描述能力較弱。 VHDL 語言描述與工藝不發(fā)生關(guān)系 在用 VHDL 語言設(shè)計系統(tǒng)硬件時，沒有嵌入工藝信息。采用VHDL 語言的設(shè)計，當(dāng)門級或門級以上層次的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝（如 MOS、 CMOS 等）。這樣，在工藝變更時，只要改變相應(yīng)的映射工具就行了。由此可見，修改電路和改變工藝之間的相關(guān)性較小。 VHDL 語言 標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用 由于 VHDL 語言已成為一種 IEEE 的工業(yè)標(biāo)準(zhǔn)，這樣，設(shè)計成果便于復(fù)用和交流，反過來也更進(jìn)一步推動 VHDL 語言的 推廣及完善。 基于上述的特點，可知 VHDL 語言可讀性好，又能被計算機(jī)識別。 VHDL 語言中設(shè)計實體、程序包、設(shè)計庫，為設(shè)計人員重復(fù)利用已有的設(shè)計提供了諸多技術(shù)手段?？芍貜?fù)利用他人的 IP（ Intelligence Property）模塊和軟核（ Soft Core）也是 VHDL 的另一 19 特色，許多設(shè)計不必每次都從頭再來，只要在更高層次上把 IP 模塊組合起來，就能達(dá)到事半功倍的效果。這樣，設(shè)計人員自行開發(fā)的 IP模塊在集成電路設(shè)計中占有重要的地位。因此本設(shè)計采用 VHDL 語言設(shè)計一個完善的 HDB3 碼編、譯碼器。 、軟件 開發(fā)工具 這類軟件一般由 PLD/FPGA 芯片廠家提供，基本都可以完成所有的設(shè)計輸入（原理圖或 HDL），仿真，綜合，布線，下載等工作。 Altera 公司開發(fā)的 MaxplusⅡ 和 Quartus Ⅱ 都是曾經(jīng)最優(yōu)秀的PLD 開發(fā)平臺之一，適合開發(fā)早期的中小規(guī)模 PLD/FPGA，使用者眾多。目前 Altera 已經(jīng)停止開發(fā) MaxplusⅡ ，而轉(zhuǎn)向 Quartus Ⅱ 軟件平臺。 Xilinx公司開發(fā)的 Foundation 和 ISE是 Xilinx公司上一代的 PLD開發(fā)軟件，目前 Xilinx 公司已經(jīng)停止開發(fā) Foundation，轉(zhuǎn) 向 ISE軟件平臺，現(xiàn)在的 ISE 是公司目前主體的 PLD/FPGA 開發(fā)軟件。 Lattice 公司開發(fā)了 ispDesignEXPERT 和 ispLEVER。前者是Lattice 公司的 PLD 開發(fā)軟件，目前最新軟件改名為： ispLEVER。這個軟件是最新一代的 PLD 集成開發(fā)軟件，取代了 ispEXPERT，成為PLD/FPGA 設(shè)計的主要工具。 20 第三章 DDS 工作原理和主要特點 DDS 實現(xiàn)頻率合成的原理主要是通過查找表的方式來進(jìn)行的。如下圖： 圖 1 中的存儲表中存儲了一個周期的波形采樣值的 ROM（如：要產(chǎn)生正弦波時，存儲 表中存儲的就是一個周期的正弦波的采樣值）。當(dāng)周期地給出特定地址后， ROM 就輸出相應(yīng)的采樣值。 輸入 DDS 的頻率字和一確定的相位值是相對應(yīng)的，在相位累加器的累加下產(chǎn)生所需要的地址。因為輸入 ROM的地址是周期重復(fù)的，輸出的采樣值經(jīng)過 D/A 和濾波器后就得到和輸入頻率字唯一對應(yīng)的頻率的周期波形。因此只要給出一定范圍的頻率字就可