【正文】 1 基于 VHDL 的 DDS 實現(xiàn) 與仿真 （宜賓學(xué)院物理與電子工程學(xué)院 2021 級 2 班 段艷婷 110302034） 摘要 ： 本文論述了直接數(shù)字頻率合成技術(shù)（ DDS）的信號發(fā)生器的設(shè)計與實現(xiàn)。本設(shè)計以 DDS 芯片 Cyclone Ⅱ： EP2C5T144C8為頻率合成器，以 AVR單片機 ATmega16為進(jìn)程控制和任務(wù)調(diào)度核心，用 AD603實現(xiàn)增益控制（ AGC）和功率放大，串行數(shù)模轉(zhuǎn)換器（ D/A） MAX531實現(xiàn)方波占空比調(diào)節(jié)，并用 LCD12864液晶顯示及鍵盤構(gòu)成幅度、頻率、方波占空比均可調(diào)的函數(shù)信號發(fā)生器。本文分析了 DDS 的設(shè)計原理，基于 VHDL語言進(jìn)行系統(tǒng)建模，對 DDS 進(jìn)行參數(shù)設(shè)計，實現(xiàn)了可重構(gòu)的 IP 核，能夠根據(jù)需要方便的修改參數(shù)以實現(xiàn)器件的通用性。同時利用 Quartus Ⅱ編譯平臺完成一個具體 DDS芯片的設(shè)計，詳細(xì)闡述了基于 VHDL編程的 DDS 設(shè)計方法步驟。 針對 DDS頻率轉(zhuǎn)換時間短， 分辨率高等優(yōu)點 ,提出了基于 FPGA 芯片設(shè)計 DDS 系統(tǒng)的方案。該方案利用 Altera公司的 Quartus Ⅱ 開發(fā)軟件 ,完成 DDS 核心部分即相位累加器和 RAM 查找表的設(shè)計 ,可得到相位連續(xù)、頻率可變的信號， 并通過單片機配置 FPGA的 E^2 PROM 完成對 DDS 硬件的下載 ,最后完成每個模塊與系統(tǒng)的時序仿真。 經(jīng)過電路設(shè)計和 模塊仿真 ,驗證了設(shè)計的正確性。由于 FPGA 的可編程性 ,使得修改和優(yōu)化 DDS的功能非?？旖?。直接數(shù)字頻率合成信號發(fā)生器 關(guān)鍵字： DDS， Cyclone Ⅱ ， Quartus Ⅱ ， FPGA 中圖分類號： TN 2 正文： 目錄 第一章、 緒論 DDS 引言 直接數(shù)字合成器的概念及其發(fā)展 DDS 技術(shù)在國內(nèi)研究狀況及其發(fā)展趨勢 頻率合成器的種類與技術(shù)發(fā)展趨勢 DDS 優(yōu)勢 課題主要研究內(nèi)容和技術(shù)要求 第二章、 超大規(guī)模集成電路 設(shè)計介紹 引言 EDA 技術(shù)的含義及其特點 EDA 技術(shù)的主要內(nèi)容 大規(guī)?？删幊踢壿嬈骷? FPGA 的介紹 CPLD 的介紹 FPGA 與 CPLD 的區(qū)別 硬件描述語言（ HDL） VHDL 簡介 VHDL 主要特點 VHDL 語言的優(yōu)勢 軟件開發(fā)工具 3 第三章、 DDS 工作原理和主要特點 DDS 的基本工作原理 DDS 的主要特點 DDS 建模 第四章、 用 VHDL 來編程實現(xiàn)和仿真 VHDL 編程實現(xiàn) 32 位加法器的 VHDL 實現(xiàn)程序 32 位加法器的生成模塊 32 位寄存器的 VHDL 實現(xiàn) 32 位寄存器的生成模塊 波形數(shù)據(jù) ROM 的 VHDL 實現(xiàn) 波形數(shù)據(jù) ROM 的生成模塊 整形模塊設(shè)計 用 Quartus Ⅱ 進(jìn)行 DDS 仿真 Quartus Ⅱ 軟件簡介 用 Quartus Ⅱ 的仿真步驟和圖像 注意事項 第五章、 設(shè)計相關(guān)數(shù)據(jù)處理與圖像分析 電路原理圖 仿真波形圖 數(shù)據(jù)驗證 波形毛刺兒的分析及消除 4 第六章、 結(jié)束語 總結(jié) 參考文獻(xiàn) 致謝 附錄 5 第一章 緒論 、 DDS 引言 頻率 合成技術(shù)是將一個（或多個）基準(zhǔn)頻率變換成另一個（或多個）合乎質(zhì)量要求的所需頻率的技術(shù)。在通信、雷達(dá)、導(dǎo)航、電子偵察、干擾等眾多領(lǐng)域都有應(yīng)用。隨著各種頻率合成器和頻率合成方案的出現(xiàn)，頻率合成技術(shù)得到了不斷地發(fā)展。 1971 年 3 月美國學(xué)者 ， 和 首次提出了直接數(shù)字頻率合成（ DDS— Direct Digital Synthesis）技術(shù)。這是一種從相位概念出發(fā)直接合成所需要的波形的新的全數(shù)字頻率合成技術(shù)。同傳統(tǒng)的頻率合成技術(shù)相比， DDS 技術(shù)具有極高的頻率分辨率、極快的變頻速度，變頻相位連續(xù)、相位噪聲低，易于功能擴展和全數(shù)字化便于集成，容易實現(xiàn)對輸出信號的多種調(diào)制等優(yōu)點，滿足了現(xiàn)代電子系統(tǒng)的許多要求，因此得到了迅速的發(fā)展。 目前市面上的 DDS 芯片，價格昂貴、功能固定單一，應(yīng)用受到限 制。本綜合實驗項目采用基于 FPGA 的 EDA 技術(shù)設(shè)計實現(xiàn) DDS芯片，并可以根據(jù)實際需要對其功能進(jìn)行靈活地修改、配置。 、直接數(shù)字合成器的概念及其發(fā)展 隨著通信、數(shù)字電視、衛(wèi)星定位、航空航天和遙控遙測技術(shù)的不斷發(fā)展，對頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個數(shù)的要求越來越高。為了提高頻率穩(wěn)定度，經(jīng)常采用晶體振蕩器等方法來解決，但它不能滿足頻率個數(shù)多的要求，因此，目前大量采用頻率合成技術(shù) — DDS 即 Direct Digital Synthesizer，中文名稱是直接數(shù)字 6 合成器，是一種新型的頻率合成技 術(shù)，具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制，以其使用方便和品路分辨率高等優(yōu)點，在現(xiàn)代通信領(lǐng)域得到越來越廣泛的應(yīng)用。用 VHDL 語言對 DDS進(jìn)行功能描述，方便在不同的實現(xiàn)方式下移植和修改參數(shù)，因而逐步成為 DDS 設(shè)計主流，而且在 Alter 公司開發(fā)的 Maxplus2 中，不僅提供了方便的 VHDL 編譯和綜合平臺，還集成了可供程序?qū)?yīng)下載的FPGA 器件等大量芯片，大大縮短了 DDS 的設(shè)計和開發(fā)周期。因此，在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計中，尤其是在 通信領(lǐng)域，其應(yīng)用越來越廣泛。它是現(xiàn)代通信系統(tǒng)必不可少的關(guān)鍵電路，廣泛應(yīng)用于數(shù)字通信、衛(wèi)星通信、雷達(dá)、導(dǎo)航、航天航空、遙控遙測以及高速儀器儀表燈領(lǐng)域。以通信為代表的信息產(chǎn)業(yè)是當(dāng)代發(fā)展最快的行業(yè)。因此，頻率合成器也得到了較快的發(fā)展，形成了完善的系列品種，市場需求也特別大。 、 DDS 技術(shù)在國內(nèi)研究狀況及其發(fā)展趨勢 頻率合成器的技術(shù)復(fù)雜度很高，經(jīng)過了直接合成模擬頻率綜合器、鎖相式頻率綜合器、直接數(shù)字式頻率綜合器（ DDS）三個發(fā)展階段。目前，在我國，各種無限系統(tǒng)中使用的品路合成器普遍采用鎖相式頻率綜合器，通過 CPU 控制，課獲得不同的頻點。鎖相式頻率綜合器含有參考振蕩器與分頻器、可控分頻器、壓控振蕩器及鑒相器、前置分頻器等功能單元。頻率合成器的最終發(fā)展方向是鎖相式頻率綜合器、雙環(huán)或多環(huán)鎖相式頻率合成器、 DDS 頻率合成器，以及 PPL 7 加 DDS 混合式頻率合成器。因此，鎖相式頻率綜合器和直接數(shù)字式頻率綜合器收到了國內(nèi)各界關(guān)注，并得到了迅猛發(fā)展。 基于 DDS 波形產(chǎn)生的應(yīng)用現(xiàn)階段主要在兩個方面： 系統(tǒng)需要靈活的和極好的相噪，極低的失真性能的頻率源，它通常選用 DDS 綜合它的光譜性能和頻率調(diào)諧方案。 這種應(yīng)用包括用 DDS 于調(diào)制方面，作為 PLL 參考去加強整個頻率的可調(diào)制度，作為本機振蕩器（ LO），或者射頻率的直接傳達(dá)。作為選擇地，許多工業(yè)和醫(yī)學(xué)應(yīng)用 DDS 作為可編程波形發(fā)生器。因為DDS 是數(shù)字可編程，它的相位和頻率在不改變外圍成分的情況下能很容易地改變，而傳統(tǒng)的基于模擬編程產(chǎn)生波形的情況下要改變外圍成分。 DDS 允許頻率的實時調(diào)整去定位參考頻率或者補償溫度漂移。這種應(yīng)用包括應(yīng)用 DDS 在可調(diào)頻率源去測量阻抗，去產(chǎn)生脈沖波形已調(diào)制信號用于微型刺激，或者去檢查 LAN 中的稀薄化和電纜。 、頻率合成器種類與技術(shù)發(fā)展趨勢 種類：直接模 擬合成法、鎖相環(huán)合成法、直接數(shù)字合成法 發(fā)展：直接模擬合成法利用倍頻、分頻、混頻及濾波，從單一或幾個參數(shù)頻率中產(chǎn)生多個所需的頻率 。該方法頻率轉(zhuǎn)換時間快（小于 100ns），但是體積大、功率耗大，目前已基于不被采用。 鎖相環(huán)合成法 通過 鎖相環(huán) 完成頻率的加、減、乘、除運算。該方法結(jié)構(gòu)簡化、便于集成，且頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，一般只能用于大步進(jìn)頻率合成技術(shù)中。 8 、 DDS 優(yōu)勢 如今 在價格方面有競爭力的，高性能，功能集成的 DDS 芯片在通訊系統(tǒng)和傳感應(yīng)用 方面已經(jīng)變得非常常見了。它吸引工程師的優(yōu)勢主要包括： 數(shù)字控制微調(diào)頻率調(diào)諧和輕微程度相位調(diào)制能力。 極快速度調(diào)諧輸出頻率（相位）：在沒有上沖或者下沖的情況下，且沒有延時的情況下可以進(jìn)行連續(xù)頻率調(diào)諧。 DDS 的數(shù)字體系結(jié)構(gòu)取消了像傳統(tǒng)模擬合成方案那樣的手動調(diào)諧和溫度補償?shù)牟环奖悖?DDS 的數(shù)字控制結(jié)構(gòu)外圍便系統(tǒng)的遠(yuǎn)程控制更為方便，在處理器控制下達(dá)到最優(yōu)化。 、 課題主要研究內(nèi)容和設(shè)計要求 對 DDS 的設(shè)計，包括了一下四個模塊：波形數(shù)據(jù) ROM、 64 位加法器模塊、 64 位寄存 器模塊、 10 位正弦波數(shù)據(jù)文件。 本課題設(shè)計研究的主要內(nèi)容就是要在 Quartus Ⅱ 的基礎(chǔ)上，運用 VHDL 的編程來實現(xiàn)以上四大模塊，并對其進(jìn)行實現(xiàn)和仿真。 第一章是簡單的介紹了一下 DDS 的概念、現(xiàn)狀、內(nèi)容和發(fā)展前景；第二章是對 DDS 所采用的輔助工具的介紹；第三章是對 DDS 工作原理和主要特點的介紹；第四章是用 VHDL 來編程實現(xiàn)和仿真。 9 第二章 超大規(guī)模集成電路設(shè)計介紹 和以往的設(shè)計相比 ，利用 EDA 技術(shù)設(shè)計的數(shù)字頻率計，具有硬件電路簡捷，集成度高、性能穩(wěn)定的優(yōu)點。這種設(shè)計方法效率高，風(fēng)格靈活，體現(xiàn)了現(xiàn)代 電子電路設(shè)計的先進(jìn)思想。由于具備這些優(yōu)點， EDA 技術(shù)必將在新的世紀(jì)有著無限廣闊的發(fā)展前景。 、引言 隨著大規(guī)模 集成電路技術(shù)和計算機技術(shù)的不斷發(fā)展，在涉及通信、國防、航天、醫(yī)學(xué)、工業(yè)自動化、計算機應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計工作中， EDA 技術(shù)的含量正以驚人的速度上升：電子類的高新技術(shù)項目的開發(fā)也逾益依賴于 EDA 技術(shù)的應(yīng)用。即使是普通的電子產(chǎn)品的開發(fā)， EDA 技術(shù)也常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮減、性能價格比大幅提高。不言而喻， EDA 技術(shù)將迅速成為電子設(shè)計領(lǐng)域中 的及其重要的組成部分。 、 EDA 技術(shù)的含義 及 特點 EDA（ Electronic Design Automation，電子系統(tǒng)設(shè)計自動化）技術(shù)是 20 世紀(jì) 90 年代初從 CAD（計算機輔助設(shè)計）、 CAM（計算機輔助制造）、 CAT（計算機輔助測試）、 CAE（計算機輔助工程）的概念發(fā)展而來的?，F(xiàn)代 EDA 技術(shù)就是以讓計算機為工具，在 EDA 軟件平臺上，根據(jù)硬件描述語言 HDL 完成的設(shè)計文件，能自動地完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿 10 真，直至完成對于 特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。設(shè)計者的工作僅限于利用軟件的方式來完成對系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下和應(yīng)用相應(yīng)的 FPGA/CPLD器件，就可以得到最后的設(shè)計結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但整個設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效?？梢姡?EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計，具有以下幾個特點： 1） 用軟件的方式設(shè)計硬件； 2） 用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的； 3） 采用自頂向下（ top— down）的設(shè)計方法； 4） 設(shè)計過程中可用有關(guān)軟件進(jìn)行各種仿真； 5） 系統(tǒng)可現(xiàn)場編 程，在線升級； 6） 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此， EDA 代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向。 、 EDA 技術(shù)的主要內(nèi)容 EDA 技術(shù)涉及面很廣 ，內(nèi)容豐富，從教學(xué)和使用的角度看，主要應(yīng)掌握如下四個方面的內(nèi)容： 1） 大規(guī)?？删幊踢壿嬈骷? 2） 硬件描述語言； 3） 軟件開發(fā)工具； 4） 實驗開發(fā)系統(tǒng)。其中，大規(guī)?？删幊踢壿嬈骷抢?EDA 11 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的載體，硬件描述語言是利用 EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的主要表達(dá)手段，軟件開發(fā)工具是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的智能化的自動設(shè)計工具，實驗開 發(fā)系統(tǒng)則是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的下載工具及硬件驗證工具。 、大規(guī)?？删幊踢壿嬈骷? PLD（ Programmable Logic Device，可編程邏輯器件）是一種由用戶編程 以實現(xiàn)某種邏輯功能的新型邏輯器件。 FPGA 和CPLD 分別是現(xiàn)場可編程門陣列和復(fù)雜可編程邏輯器件的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，生于 20 世紀(jì) 70年代，在 20 世紀(jì) 80 年代以后，隨著集成電路技術(shù)和計算機技術(shù)的發(fā)展而迅速發(fā)展。自問世以來， PLD 經(jīng)歷了從 PROM（ Programmable Read— Only Memory,可編程序的只讀存儲器）、PLA（ Programmable Logic Array,可編程序邏輯陣列）、 PAL（ Programmable Array Logic ,可編程序陣列邏輯）、 GAL（ Generic Array Logic，通用陣列邏輯）到 FPGA、 ispLSI（ i