【正文】 1 摘 要： 隨著 EDA 技術(shù)以及大規(guī)模集成電路技術(shù)的迅猛發(fā)展，波形發(fā)生器的各方面性能指標(biāo)都達(dá)到了一個新的水平。采用 CPLD/FPGA 器件在 QuartuesII 設(shè)計環(huán)境中用 VHDL 語言完成的波形發(fā)生器具有頻率穩(wěn)定性高，可靠性高，輸出波形穩(wěn)定等特點(diǎn)。本文介紹了基于 EDA 技術(shù)的波形發(fā)生器的研究與設(shè)計。 關(guān)鍵詞 :VHDL，原理圖輸入 ， 方波，三角波 1 實(shí)驗(yàn)?zāi)康? 本設(shè)計主要是利用 VHDL 語言 設(shè)計一個多功能信號發(fā)生器，根據(jù)輸入信號的選擇可以 產(chǎn)生方波與三角波。 2 實(shí)驗(yàn)原理 （ 1）方案論證 方案一： 本系統(tǒng)由 FPGA(可 編程門陣列 )，數(shù)模轉(zhuǎn)換，時鐘（提供 clk 信號）等組成。全部為 FPGA 試驗(yàn)箱所有，不需要增加任何器件。用 FPGA 產(chǎn)生的 255— 0的計數(shù)值輸入到 DAC0832 中，將產(chǎn)生對應(yīng)的模擬信號。本系統(tǒng)采用的是軟硬件結(jié)合的方法。由于一個周期內(nèi)的任意波形的離散樣點(diǎn)數(shù)對硬件實(shí)現(xiàn)的復(fù)雜性直接產(chǎn)生影響，因此，為了簡化硬件存儲器件的規(guī)模，取 64個樣點(diǎn)進(jìn)行討論。 具體做法是先對一個周期進(jìn)行 64 點(diǎn)采樣，然后依次存于 ROM中， 再以 fs頻率給出地址碼，控制存儲器周期的讀出數(shù)據(jù)，并經(jīng) D、 A 轉(zhuǎn)換和模擬放大，便能得到一定的頻率的周期信號。因此周期 信號的頻率為 fo=fs/ M為采樣點(diǎn)個數(shù)，本設(shè)計中取為 64； fs 為存儲器讀出頻率。顯然，通過改變讀出頻率 fs,便可獲得不同頻率的周期信號 fo.。 原理說明： 完整的波形發(fā)生器由三部分組成：由計數(shù)器構(gòu)成的地址信號發(fā)生器、波形數(shù)據(jù) ROM 和 D/A。在 FPGA 的頂層文件中，計數(shù)器通過外來控制信號和高速時鐘信號向波形數(shù)據(jù) ROM 發(fā)出地址信號，輸出波形的批評你率由發(fā)出的地址信號的速度決定；當(dāng)以固定的頻率掃描輸出地址時，輸出波形是固定頻率，而當(dāng)以周期性時變方式掃描輸出地址時，則輸出波形為掃頻信號。波形數(shù)據(jù) ROM 中存有 發(fā)生器的波形數(shù)據(jù)，如正弦波或者三角波數(shù)據(jù)等。當(dāng)接受來自 FPGA 的地址信號后，將從數(shù)據(jù)線輸出相應(yīng)的波形數(shù)據(jù)。波形數(shù)據(jù) ROM 可以由多種方式實(shí)現(xiàn)，如在 FPGA 外面外接普通 ROM或者由 FPGA 中的 EAB 模塊相當(dāng)，即利用 LPMROM 來實(shí)現(xiàn)。 D/A 轉(zhuǎn)換器負(fù)責(zé)將 ROM 輸出的數(shù)據(jù)轉(zhuǎn)換成模擬信號，經(jīng)過濾波電路后輸出。輸出波形的頻率上限與 D/A 轉(zhuǎn)換器件的轉(zhuǎn)換速度有重要關(guān)系，我們的試驗(yàn)箱上用的是 DAC0832。 DAC0832 是 8位并行、中速（其轉(zhuǎn)換時間 1us）、電流型 D/A 轉(zhuǎn)換芯片。 DAC0832內(nèi)部由三部分組成，“ 8 位輸 入寄存器”用于存放 CPU 送來的數(shù)字量，使輸入數(shù)字量得到緩沖和鎖存，由 LE1 加以控制?！?8 位 DAC 寄存器”用于存放待轉(zhuǎn)換的 2 數(shù)字量，由 LE2 控制。“ 8 位 D/A 轉(zhuǎn)換電路”由 8 位 T 型網(wǎng)路和電子開關(guān)組成，電子開關(guān)受“ 8 位 DAC 寄存器”輸出控制， T 型電阻網(wǎng)路能輸出與數(shù)字量成正比的模擬電流。因此， DAC0832 通常需要外接運(yùn)放才能得到模擬輸出電壓。 DAC0832 共有 20 條引腳，雙列直插式封裝。 ⑴ 數(shù)字輸入線 DI7~DI0（ 8 條） DI7~DI0 常和 CPU 數(shù)據(jù)總線相連，用于輸入 CPU 送來的待轉(zhuǎn)換數(shù)字里， DI7 為最高位。 ⑵ 控制線（ 5 條） CS 為片選線。當(dāng) CS 為低電平時，本片被選中工作；當(dāng) CS為高電平時，本片不被選中工作。 ⑶ 輸出線 3條 fbR 為運(yùn)算放大器的反饋線，常接到運(yùn)放的輸出端。 out1I 和 out2I為兩條模擬電流輸出線。 out1I + out2I 為一常數(shù)。 ⑷ 電源線（ 4 條） VCC 為電源輸入線，可在 +5~+15V 范圍捏； REFV 為參考電壓，一般在 10~+10V 范圍內(nèi)，由穩(wěn)壓電源提供 。DGND 為數(shù)字地線； AGND 為模擬量地線。通常接在一起。 波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖： 圖一 缺點(diǎn)： 此方案雖思路簡潔 、明朗。但設(shè)計繁瑣，程序復(fù)雜。 方案二： VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年，是由美國國防部開發(fā)的一種快速設(shè)計電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers） 的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng) 3 的設(shè)計方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計的特點(diǎn)，因此設(shè)計者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用 VHDL 對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD 器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計。 方波發(fā)生器是 數(shù)字電路中的一個典型應(yīng)用，實(shí)際的硬件設(shè)計用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。隨著復(fù)雜可編程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA 工具作為開發(fā)手段，運(yùn)用 VHDL 語言。將使整個系統(tǒng)大大簡化。提高整體的性能和可靠性。 優(yōu)點(diǎn)： 采用 VHDL 可以使整個系統(tǒng)大大簡化， 不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進(jìn)行測量。具有體積小、可靠性高、功耗低的特點(diǎn)。 綜上所述 ：優(yōu)先選擇方案二。 3 選擇器材 （ 1） EDA 實(shí)驗(yàn)箱一臺 （ 2）含有 QuartusⅡ軟件的計算機(jī)一臺 （ 3）示波器一臺 （ 4）導(dǎo)線若干 4 功能模塊的劃分 信號發(fā)生器的結(jié)構(gòu)框圖如圖 2 所示 ： 圖 2 信號發(fā)生器的結(jié)構(gòu)框圖 其中信號產(chǎn)生模塊將產(chǎn)生所需的各種信號，信號發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器實(shí)現(xiàn)，用 2 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn)對 2 種信號的選擇。最后將波形數(shù)據(jù)送入 D/A 轉(zhuǎn)換器，將數(shù)字信號轉(zhuǎn)換為模擬信號輸出。用示波器測試 D/A 轉(zhuǎn)換器的輸出，可以觀測到 2 種信號的輸出。 方波的實(shí)現(xiàn) 程序通過 reset 信號控制方波，當(dāng) reset 信號為 1 時，選通輸出，為 0 時， 有清零功能。并且每 128 個脈沖翻轉(zhuǎn) 一次，實(shí)現(xiàn) 0,1 的交替。 程序如下： LIBRARY IEEE。 4 USE 。 USE 。 ENTITY xwhappy IS PORT( CLK ,RESET :IN STD_LOGIC。 q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END xwhappy。 ARCHITECTURE RTL OF xwhappy IS SIGNAL A : STD_LOGIC。 BEGIN PROCESS(CLK,reset) VARIABLE TMP : STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF reset =39。039。 THEN A =39。039。 ELSIF RISING_EDGE(CLK) THEN IF TMP =11111111 THEN TMP := 00000000。 ELSE TMP :=TMP +1。 END IF。 IF TMP 10000000 THEN A = 39。139。 ELSE A = 39。039。 END IF。 END IF。 END PROCESS。 PROCESS(CLK ,A) BEGIN IF RISING_EDGE(CLK) THEN IF A = 39。139。 THEN q =11111111。 ELSE q =00000000。 END IF。 END IF。 END PROCESS。 END RTL。 波形仿真圖如下： 5 方波發(fā)生器模塊： 三角波的實(shí)現(xiàn) 程序通過 reset 信號控制 ，當(dāng) reset 信號為 1 時，選通輸出，為 0 時， 有清零功能。從零開始，并且在時鐘脈沖的上升沿到來之后開始計數(shù)，每個時鐘脈沖加 1 或減 1，從 0 加到 255，再從 255 減到 0，實(shí)現(xiàn)數(shù)字加 1 或減 1 的 變換，從而實(shí)現(xiàn)三角波。 程序如下： library ieee。 use 。 use 。 entity delta is port(clk, reset: in std_logic。 q: out std_logic_vector(7 downto 0))。 end delta。 architecture behave of delta is begin process(clk, reset) variable tmp: std_logic_vector(7 downto 0)。 variable a: std_logic。 6 begin if reset=39。039。 then tmp:=00000000。 elsif clk39。event and clk=39。139。 then if a=39。039。 then if tmp=11111110 then tmp:=11111111。 a:=39。139。 else tmp:=tmp+1 end if。 else if tmp=00000001 then tmp:=00000000。 a:=39。039。 else tmp:=tmp1 end if。 end if。 end if。 q=tmp。 end process。 end behave。 波形仿真圖如下： 三角波發(fā)生器模塊： 7 二選一數(shù)據(jù)選擇器 的實(shí)現(xiàn) 本程序通過 0 與 1 的選擇來選通輸出，當(dāng)輸入為 0 時，選通 d0 端口，及三角波輸出，當(dāng)輸入為 1 時，選通 d1 端口，實(shí)現(xiàn)方波輸出。 程序如下： LIBRARY IEEE。 USE 。 ENTITY select2_1 IS PORT (sel:IN BIT。 d0,d1:in std_logic_vector(7 downto 0)。 q:OUT std_logic_vector(7 downto 0))。 END ENTITY select2_1。 ARCHITECTURE one OF select2_1 IS BEGIN PROCESS(sel) BEGIN IF sel=39。039。 THEN q=d0。ELSE q=d1。 end if。 end process。 end ARCHITECTURE one。 波形仿真 圖 如下： 8 二選一數(shù)據(jù)選