eda電子鐘設計論文(已修改)
2025-06-05 19:52 本頁面
【正文】 《 EDA 技術 》大作業(yè) 題 目： 電子鐘設計 學 院 ： 信息科學與工程 學 號： 20xx1301420 姓 名： 努爾阿米乃姆 .艾合麥提 班 級： 電子 112 班 指導老師： 努爾比亞老師 EDA 電子鐘 摘要： 隨著 EDA 技術的發(fā)展和應用的領域的擴大， EDA 技術在電子信息、通信、自動控制及計算 機應用等領域等重要性日益突出。 本文使用 VHDL 硬件描述語言設計了一個電子鐘系統(tǒng)，該系統(tǒng)在開發(fā)軟件 Quartus Ⅱ 環(huán)境中設計完成，并下載到 EP1K30TC1443FPGA 的實驗箱并成功，本文給出了設計該數(shù)字系統(tǒng)的流程。 關鍵詞 ： EDA 電子鐘 校時 分頻 VHDL 語言 一：設計功能要求： 用 65536HZ 的頻率作為系統(tǒng)的時鐘，對其進行分頻產(chǎn)生秒信號，再對秒信號進行計數(shù)，產(chǎn)生分、時，并顯示小時、分鐘和秒的實際值。 能預置小時和分鐘的功能（即校時、校分）。 二、 設計原理： 本設計先用一 個分頻器對試驗箱上的 65536HZ 的信號進行分頻，得到 1HZ的時鐘信號，再用計數(shù)器分別計數(shù)秒、分、時。秒位達 59 時進位分位，分位達 59 時進位到時位，時位到 23 時則自動清零，用了兩個按鍵對時間的時位和分位進行了預置（即校時校分），一個按鍵（ rest）可清零，且各個計數(shù)器的計數(shù)都通過數(shù)碼管顯示出來。 4 三、 設計總體 RTL 圖 四、程序設計 本設計采用模塊化設計，共六個模塊，分為：分頻器模塊、秒位計數(shù)器模塊、分位計數(shù)器模塊、時位計數(shù)器模塊、校準模塊（預置時和分）、頂層文件模塊。 分頻模塊 圖 11 分頻實體圖 library ieee。 use 。 5 use 。 entity fenpin is 數(shù)控分頻器 port(clk:in std_logic。 輸入 65536HZ fenpinhou_out:out std_logic)。 輸出 1HZ end。 architecture four of fenpin is signal D:std_logic。 begin process(clk) variable bianliang:std_logic_vector(15 downto 0)。 begin i f clk39。event and clk=39。139。 then if bianliang=1000000000000000 65536/2 then bianliang:=0000000000000000。 D=not D。 取反 else bianliang:=bianliang+1。 6 end if。 end if。 end process。 fenpinhou_out=D。 end four。 分頻器仿真波形圖如圖 12 圖 12 分頻器仿真波形圖 秒計數(shù)器模塊
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