eda電子鐘設(shè)計論文(存儲版)
【正文】 r(3 downto 0)。 fenjiaoshi : in std_logic。 signal a,b:std_logic。 致謝 謝謝 努爾比亞 老師平時上課的悉心講解，讓我對課本知識有所了解，更引起了我對它的興趣，雖然在課程設(shè)計的過程艱難短暫，但從中學(xué)到很多的東西，得到了很多樂趣，讓我知道已經(jīng)學(xué)會了什么，讓我更進(jìn)一步的了解到 EDA技術(shù)的應(yīng)用，學(xué)到的東西在這次的課題設(shè)計中得到了充分 應(yīng)用。 end five。 end ponent。 end ponent。 end ponent。 shil,shih,fenl,fenh,miaol,miaoh:out std_logic_vector(3 downto 0))。 fen = abc OR lian_miaoout。 校時（預(yù)置時）按鍵 lian_fenout : in std_logic。 輸出時 低位 15 shi_gaowei=shi_bian2。 else shi_bian2=shi_bian2+1。 shi_bian2=0000。 use 。 end if。 else fen_bian2=fen_bian2+1。039。 原理同秒計數(shù)器的一樣 use 。039。 if miao_bian2=0101then 秒高位到 5 時清零 miao_bian2=0000。 定義兩個信號 begin process(clk,rest) begin if rest=39。 分頻器仿真波形圖如圖 12 圖 12 分頻器仿真波形圖 秒計數(shù)器模塊 圖 21 秒計數(shù)器實(shí)體圖 7 library ieee。 then if bianliang=1000000000000000 65536/2 then bianliang:=0000000000000000。 entity fenpin is 數(shù)控分頻器 port(clk:in std_logic。 關(guān)鍵詞 ： EDA 電子鐘 校時 分頻 VHDL 語言 一：設(shè)計功能要求： 用 65536HZ 的頻率作為系統(tǒng)的時鐘，對其進(jìn)行分頻產(chǎn)生秒信號，再對秒信號進(jìn)行計數(shù)，產(chǎn)生分、時，并顯示小時、分鐘和秒的實(shí)際值。秒位達(dá) 59 時進(jìn)位分位，分位達(dá) 59 時進(jìn)位到時位，時位到 23 時則自動清零，用了兩個按鍵對時間的時位和分位進(jìn)行了預(yù)置（即校時校分），一個按鍵（ rest）可清零，且各個計數(shù)器的計數(shù)都通過數(shù)碼管顯示出來。 architecture four of fenpin is signal D:std_logic。 6 end if。 entity miao is port(clk,rest:in std_logic。 低位 miao_bian2=0000。 else miao_bian1=miao_bian1+1。 9 end process。 fen_diwei,fen_gaowei:out std_logic_vector(3 downto 0)。 elsif clk39。 end if。 12 fen_diwei=f
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