【正文】 圖 31 分計數(shù)器實體圖 10 library ieee。 if fen_bian2=0101then fen_bian2=0000。 時計數(shù)器 24 進制 use 。 if shi_bian2=0010then 時的高位為 2 時清零 shi_bian2=0000。 連分頻后的時鐘 shijiaoshi : in std_logic。 entity dingceng is port(clk,rst,en,en1:in std_logic。 shi_diwei,shi_gaowei:out std_logic_vector(3 downto 0))。 u4:shi port map(rest=rst,clk=c5,shi_diwei=shil,shi_gaowei=shih)。 begin 例化語句 u0:fenpin port map(clk=clk,fenpinhou_out=clk1)。 fen_out:out std_logic)。 17 圖 52 校時分（預(yù)置時分）仿真波形圖 頂層文件模塊 圖 61 頂層文件實體圖 library ieee。 use 。139。 12 fen_diwei=fen_bian1。 elsif clk39。 9 end process。 低位 miao_bian2=0000。 6 end if。秒位達 59 時進位分位，分位達 59 時進位到時位，時位到 23 時則自動清零，用了兩個按鍵對時間的時位和分位進行了預(yù)置（即校時校分），一個按鍵（ rest）可清零，且各個計數(shù)器的計數(shù)都通過數(shù)碼管顯示出來。 entity fenpin is 數(shù)控分頻器 port(clk:in std_logic。 分頻器仿真波形圖如圖 12 圖 12 分頻器仿真波形圖 秒計數(shù)器模塊 圖 21 秒計數(shù)器實體圖 7 library ieee。 if miao_bian2=0101then 秒高位到 5 時清零 miao_bian2=0000。 原理同秒計數(shù)器的一樣 use 。 else fen_bian2=fen_bian2+1。 use 。 else shi_bian2=shi_bian2+1。 校時（預(yù)置時）按鍵 lian_fenout : in std_logic。 shil,shih,fenl,fenh,miaol,miaoh:out std_logic_vector(3 downto 0))。 end ponent。 end five。 signal a,b:std_logic。 fen_diwei,fen_gaowei:out std_logic_vector(3 downto 0)。 校時 （預(yù)置時輸出） end。