【正文】 語言的設(shè)計描述與器件無關(guān)(5)VHDL 語言程序易于共享和復(fù)用 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計成果在設(shè)計人員之間方便地進行交流和共享，從而減小硬件電路設(shè)計的工作量，縮短開發(fā)周期。FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。以硬件描述語言（Verilog或VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC（專用集成電路）的速度要慢，實現(xiàn)同樣的功能比ASIC電路面積要大。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。另外一種方法是用CPLD（Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)。FPGA設(shè)計流程：對于目標(biāo)文件為FPGA的HDL設(shè)計，其一般流程如下：文本編輯用任何文本編輯器都可以進行，通常 VHDL文件保存為vhd文件，Verilog 文件保存為 v文件。使用編譯工具編譯源文件HDL 的編譯器有很多，ACTIVE 公司，MODELSIM 公司，SYNPLICITY 公司，SYNOPSYS 公司，VERIBEST公司等都有自己的編譯器。邏輯綜合將源文件調(diào)入邏輯綜合軟件進行綜合。綜合的目的是在于將設(shè)計的源文件由語言轉(zhuǎn)換為實際的電路。但是此時還沒有在芯片中形成真正的電路。這一步的最終目的是生成門電路級的網(wǎng)表(Netlist)。布局、布線將第 3 步生成的網(wǎng)表文件調(diào)入 PLD 廠家提供的軟件中進行布線，即把設(shè)計好的邏輯安放到 CPLD／FPGA 內(nèi)。這一步的目的是生成用于下載(編程 Programming)的編程文件。在這一步，將用到第 3 步生成的網(wǎng)表，并根據(jù) CPLD ／FPGA 廠商的器件容量，結(jié)構(gòu)等進行布局、布線。這就好像在設(shè)計 PCB 時的布局布線一樣。先將各個設(shè)計中的門根據(jù)網(wǎng)表的內(nèi)容和器件的結(jié)構(gòu)放在器件的特定部位。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個門的輸入輸出連接起來。最后，生成一個供編程的文件。這一步同時還會加一些時序信息(Timing)到你的設(shè)計項目中去，以便于你做后仿真。后仿真利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。(也叫布局布線仿真或時序仿真)。這一步主要是為了確定你的設(shè)計在經(jīng)過布局布線之后，是不是還滿足你的設(shè)計要求。編程，下載如果前幾步都沒有發(fā)生錯誤，并且符合設(shè)計要求，這一步就可以將由適配器等產(chǎn)生的配置或下載文件通過編程器或下載電纜下載到目標(biāo)芯片中。硬件測試硬件測試的目的是為了在更真實的環(huán)境中檢驗 HDL設(shè)計的運行情況，特別是對于 HDL 程序設(shè)計上不是十分規(guī)范，語義上含有一定歧義的程序。一、實驗任務(wù)——設(shè)計一個秒表：秒表的計時范圍為00’00”00 ~ 59’59”99。有兩個按鈕開關(guān)Start/Stop和Split/Reset，控制秒表的啟動、停止、分段和復(fù)位：1，在秒表已經(jīng)被復(fù)位的情況下，按下“Start/Stop”鍵，秒表開始計時。2，在秒表正常運行的情況下，如果按下“Start/Stop”鍵，則秒表暫停計時。3，再次按下該鍵，秒表繼續(xù)計時。4，在秒表正常運行的情況下，如果按下“Split/Reset”鍵，顯示停止在按鍵時的時間，但秒表仍然在計時； 5，再次按下該鍵，秒表恢復(fù)正常顯示。6，在秒表暫停計時的情況下，按下“Split/Reset”鍵，秒表復(fù)位歸零。二、系統(tǒng)需求和解決方案計劃：在項目開始設(shè)計時，首先要確定系統(tǒng)的需求并發(fā)展出一個針對這些需求的計劃。按照秒表的設(shè)計要求，整個電路需要下面這些組成部分： 分頻器：對晶體振蕩器產(chǎn)生的時鐘信號進行分頻，產(chǎn)生時間基準(zhǔn)信號。 計數(shù)器：對時間基準(zhǔn)脈沖進行計數(shù)，完成計時功能。 數(shù)據(jù)鎖存器：鎖存數(shù)據(jù)使顯示保持暫停。 控制器：控制計數(shù)器的運行、停止以及復(fù)位產(chǎn)生鎖存器的使能信號。 掃描顯示的控制電路：包括掃描計數(shù)器、數(shù)據(jù)選擇器和7段譯碼器，控制8個數(shù)碼管以掃描方式顯示計時結(jié)果。 按鍵消抖電路：消除按鍵輸入信號抖動的影響，輸出單脈沖。三、設(shè)計思路：從FPGA開發(fā)板的電路可以看出，其不具備對按鍵輸入的消抖功能，故須編寫消抖功能的模塊代碼。消除按鍵抖動的影響；每按一次鍵，只輸出一個脈沖，其寬度為一個時鐘周期。由開發(fā)板電路結(jié)構(gòu)可以看出，其為共陽結(jié)構(gòu)，故在其運行為低有效。8個數(shù)碼顯示管共用一個段位，故為了將時鐘顯示在8個數(shù)碼管上，需要一定頻率（本秒表為1KHz）的信號進行掃描，使得我們?nèi)庋劭瓷先ナ?個數(shù)碼管同時顯示的。為了實現(xiàn)秒表暫停和復(fù)位的功能，需要鎖存器模塊將時鐘數(shù)據(jù)鎖存起來，并且結(jié)合控制電路滿足秒表的功能。FPGA開發(fā)板的晶振頻率為48MHz，而實際電路需要的頻率為1KHz，故須建立分頻模塊，將48MHz的晶振頻率分頻成1KHz。在構(gòu)建計數(shù)范圍從00’00”0059’59”99的秒表時，從數(shù)碼管顯示的角度可知，需要建立模六和模十兩種計數(shù)模塊進行組合形成。設(shè)計圖如下：四、系統(tǒng)組成和解決方案：在項目開始設(shè)計時，首先要確定系統(tǒng)的需求并發(fā)展出一個針對這些需求的計劃。按照數(shù)字式秒表工作原理的描述，需要下面這些主要的子系統(tǒng)： 1，控制電路；2，由石英振蕩器和數(shù)字分頻器構(gòu)成的時基信號發(fā)生器； 3，按鍵開關(guān)（按鍵消抖）； 4，計數(shù)器； 5，數(shù)據(jù)鎖存器； 6，掃描顯示的控制子系統(tǒng)(包括顯示譯碼和掃描控制)； 7，六個數(shù)碼管（LED顯示電路）。設(shè)計框圖如下：五、各分模塊原理：、48M1K分頻器對晶振振蕩器產(chǎn)生的時鐘信號進行分頻，產(chǎn)生時間基準(zhǔn)信號。由于FPGA開發(fā)板的晶振頻率為48MHz，故在設(shè)計分頻器模塊時，為了將頻率分頻成1KHz，即將輸入的信號源每48000個周期轉(zhuǎn)換成輸出的一個周期。因此利用上升沿計數(shù)手段，將047999用16位二進制數(shù)表示，而在從047999的計數(shù)過程中，該二進制數(shù)的最高位只有一次狀態(tài)變化，故可取對應(yīng)二進制數(shù)的最高位來輸出達到分頻到1KHz的目的。如下代碼為將晶振振蕩器48MHz頻率分頻成1KHz信號：、計數(shù)器對時間基準(zhǔn)脈沖進行計數(shù)，完成計時功能。實現(xiàn)數(shù)字秒表的設(shè)計需要模6和模10計數(shù)器進行組合?？紤]到秒表的暫停和清零等功能，在設(shè)計計數(shù)器模塊時，必須有時鐘輸入端、使能以及清零端。在有時鐘信號輸入的情況下，當(dāng)使能端無效時，計數(shù)器不能進行計數(shù)；當(dāng)清零端有效時，計數(shù)重新歸為0值。而為了實現(xiàn)計數(shù)的目的，故必須將各個計數(shù)器級聯(lián)來實現(xiàn)從00’00”0059’59”99的計數(shù)，使得級聯(lián)的各技術(shù)模塊有共同的清零端與使能端，因此該單個模塊需要有輸出進位以及該時刻的計數(shù)值并且前一級的進位端連在下一級的使能端上。如下為模6和模10計數(shù)器代碼：、模6計數(shù)器為了實現(xiàn)在秒表計數(shù)是05的計數(shù)部分，故須設(shè)計一個模6計數(shù)器，輸入時鐘信號、使能和清零，遇上升沿則記一次數(shù)，當(dāng)從0記到5時，進位端（用于與下一級計數(shù)器級聯(lián)）有效，且遇上升沿后從5變到0，并且輸出的還有每一時刻的計數(shù)值。、模10計數(shù)器為了實現(xiàn)在秒表計數(shù)是09的計數(shù)部分，故須設(shè)計一個模10計數(shù)器，輸