【正文】 進(jìn)制數(shù)的最高位只有一次狀態(tài)變化，故可取對(duì)應(yīng)二進(jìn)制數(shù)的最高位來(lái)輸出達(dá)到分頻到1KHz的目的。在手動(dòng)控制按鍵輸入控制信號(hào)前，由于人為因素，會(huì)導(dǎo)致輸入信號(hào)不穩(wěn)定等問(wèn)題，故須添加一個(gè)消抖模塊，使得每次按鍵只會(huì)產(chǎn)生一個(gè)脈沖。比如時(shí)基信號(hào)即石英振蕩器所提供的信號(hào)就只能由P181 輸入。end top。key_in : IN std_logic。display_in : IN std_logic。seg : OUT std_logic_vector(7 downto 1))。end Behavioral。end counter6。q : OUT std_logic)。signal co_out1,co_out2,co_out3,co_out4,co_out5:std_logic。architecture Behavioral of control is signal state:std_logic_vector(1 downto 0):=“00”。end fenpingqi_1k_100。signal bcd:std_logic_vector(3 downto 0):=“1000”。t2 : out STD_LOGIC_VECTOR(3 downto 0)。event and clk =39。t0 : out STD_LOGIC_VECTOR(3 downto 0)。output: out STD_LOGIC_VECTOR(7 downto 0)。)。j_clr : out STD_LOGIC。daout : OUT std_logic_vector(2 downto 0))。daout5 : out STD_LOGIC_VECTOR(3 downto 0)。clk : in STD_LOGIC。Inst_keydb2: keydb PORT MAP(clk =clk_1k , key_in = S_R, key_out =S_R_out)。t11 : IN std_logic_vector(2 downto 0)。t_1 : IN std_logic_vector(3 downto 0)。daout5 : OUT std_logic_vector(3 downto 0)。S_R : in STD_LOGIC。由圖可得，當(dāng)沒(méi)有時(shí)鐘信號(hào)時(shí)Q不變。、鎖存器鎖存數(shù)據(jù)，使顯示保持鎖定。設(shè)計(jì)圖如下：四、系統(tǒng)組成和解決方案：在項(xiàng)目開(kāi)始設(shè)計(jì)時(shí)，首先要確定系統(tǒng)的需求并發(fā)展出一個(gè)針對(duì)這些需求的計(jì)劃。4，在秒表正常運(yùn)行的情況下，如果按下“Split/Reset”鍵，顯示停止在按鍵時(shí)的時(shí)間，但秒表仍然在計(jì)時(shí)； 5，再次按下該鍵，秒表恢復(fù)正常顯示。這一步的目的是生成用于下載(編程 Programming)的編程文件。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。通過(guò)《現(xiàn)代電子技術(shù)綜合實(shí)驗(yàn)》課程的學(xué)習(xí)，使學(xué)生對(duì)系統(tǒng)設(shè)計(jì)原理、主要性能參數(shù)的選擇原則、單元電路和系統(tǒng)電路設(shè)計(jì)方法及仿真技術(shù)、測(cè)試方案擬定及調(diào)測(cè)技術(shù)有所了解；使學(xué)生初步掌握電子技術(shù)中應(yīng)用開(kāi)發(fā)的一般流程，初步建立起有關(guān)系統(tǒng)設(shè)計(jì)的基本概念，掌握其基本設(shè)計(jì)方法，為將來(lái)從事電子技術(shù)應(yīng)用和研究工作打下基礎(chǔ)。第一篇：電子科技大學(xué)實(shí)驗(yàn)報(bào)告格式九、實(shí)驗(yàn)結(jié)論：十、總結(jié)及心得體會(huì)：十一、對(duì)本實(shí)驗(yàn)過(guò)程及方法、手段的改進(jìn)建議：報(bào)告評(píng)分：指導(dǎo)教師簽字： 電子科技大學(xué)學(xué)生姓名：學(xué)號(hào)：指導(dǎo)教師：日期：實(shí) 驗(yàn) 報(bào) 告****年**月**日一、實(shí)驗(yàn)室名稱：二、實(shí)驗(yàn)項(xiàng)目名稱：三、實(shí)驗(yàn)原理：四、實(shí)驗(yàn)?zāi)康模何濉?shí)驗(yàn)內(nèi)容：六、實(shí)驗(yàn)器材（設(shè)備、元器件）：七、實(shí)驗(yàn)步驟：八、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：第二篇：電子科技大學(xué)實(shí)驗(yàn)報(bào)告格式九、實(shí)驗(yàn)結(jié)論：十、總結(jié)及心得體會(huì)：十一、對(duì)本實(shí)驗(yàn)過(guò)程及方法、手段的改進(jìn)建議：報(bào)告評(píng)分：指導(dǎo)教師簽字：電子科技大學(xué)學(xué)生姓名：學(xué)號(hào)：指導(dǎo)教師：日期：實(shí) 驗(yàn) 報(bào) 告年月日一、實(shí)驗(yàn)室名稱：二、實(shí)驗(yàn)項(xiàng)目名稱：三、實(shí)驗(yàn)原理：四、實(shí)驗(yàn)?zāi)康模何?、?shí)驗(yàn)內(nèi)容：六、實(shí)驗(yàn)器材（設(shè)備、元器件）：七、實(shí)驗(yàn)步驟：八、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：第三篇：電子科技大學(xué)數(shù)學(xué)實(shí)驗(yàn)報(bào)告一、選擇題：（每題3分，共30分）若分式 有意義，則x的取值范圍是（A．B．C．D．x≠－1）一射擊運(yùn)動(dòng)員在一次射擊練習(xí)中打出的成績(jī)?nèi)缦卤硭荆哼@次成績(jī)的眾數(shù)是（）A。本文介紹了基于FPGA的數(shù)字式秒表的設(shè)計(jì)方法，設(shè)計(jì)采用硬件描述語(yǔ)言VHDL，在軟件開(kāi)發(fā)平臺(tái)ISE上完成，可以在較高速時(shí)鐘頻率（48MHz）下正常工作。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。在這一步，將用到第 3 步生成的網(wǎng)表，并根據(jù) CPLD ／FPGA 廠商的器件容量，結(jié)構(gòu)等進(jìn)行布局、布線。6，在秒表暫停計(jì)時(shí)的情況下，按下“Split/Reset”鍵，秒表復(fù)位歸零。按照數(shù)字式秒表工作原理的描述，需要下面這些主要的子系統(tǒng)： 1，控制電路；2，由石英振蕩器和數(shù)字分頻器構(gòu)成的時(shí)基信號(hào)發(fā)生器； 3，按鍵開(kāi)關(guān)（按鍵消抖）； 4，計(jì)數(shù)器； 5，數(shù)據(jù)鎖存器； 6，掃描顯示的控制子系統(tǒng)(包括顯示譯碼和掃描控制)； 7，六個(gè)數(shù)碼管（LED顯示電路）。為達(dá)到鎖存數(shù)據(jù)目的，則必須要有對(duì)應(yīng)的8個(gè)數(shù)碼顯示數(shù)據(jù)輸入，當(dāng)其中兩個(gè)數(shù)碼數(shù)據(jù)為不變的，故只需輸入6組由4位二進(jìn)制碼構(gòu)成的數(shù)據(jù)、1KHz時(shí)鐘信號(hào)以及控制模塊作用的使能端。 1000Hz100Hz七、分配引腳和下載實(shí)現(xiàn)：全部仿真通過(guò)后，就運(yùn)行ISE 的設(shè)計(jì)實(shí)現(xiàn)，然后再打開(kāi)XILINX PACE，在里面分配引腳，即實(shí)現(xiàn)設(shè)計(jì)的輸入輸出端口與實(shí)際芯片的輸入輸出端口的對(duì)應(yīng)連接。clk : in STD_LOGIC。daout6 : OUT std_logic_vector(2 downto 0))。t_11 : IN std_logic_vector(2 downto 0)。t2 : IN std_logic_vector(3 downto 0)。Inst_control: control PORT MAP(clk =clk_1k , q =S_S_out , p =S_R_out , j_clr =clr_A , j_en =ena_A , s_en =lock_A)。en : in STD_LOGIC。daout6 : out STD_LOGIC_VECTOR(2 downto 0))。END COMPONENT。j_en : out STD_LOGIC。elsecounterqend Behavioral。seg : out STD_LOGIC_VECTOR(7 downto 1))。t00 : out STD_LOGIC_VECTOR(3 downto 0)。039。t11 : out STD_LOGIC_VECTOR(2 downto 0)。architecture Behavioral of display is signal dig:std_logic_vector(2 downto 0):=“000”。q : out STD_LOGIC)。end control。signal clr_A,ena_A:std_logic。architecture Behavioral of counter is COMPONENT fenpingqi_1k_100 PORT（clk : IN std_logic。daout : out STD_LOGIC_VECTOR(2 downto 0))。Inst_display: display PORT MAP(clk_1k = clk_1k, t0 =daoA , t00 =daoB, t1 =daoC, t11 =daoD, t2 =daoE, t22 =daoF, output = Out8, seg =Seg)。output: out STD_LOGIC_VECTOR(7 downto 0)。