【正文】 key_in : in STD_LOGIC。t_00 : in STD_LOGIC_VECTOR(3 downto 0)。t0 : in STD_LOGIC_VECTOR(3 downto 0)。architecture Behavioral of fenpingqi_48m_1k is signal counter:STD_LOGIC_VECTOR(15 downto 0)。Inst_counter10_4: counter10 PORT MAP（clr = clear，clk =clk_100 ，en = co_out4，co = co_out5，daout = daout5)。daout : OUT std_logic_vector(3 downto 0))。clear : in STD_LOGIC。end counter10。signal dao1,dao2,dao3,dao5,daoA,daoB,daoC,daoE:std_logic_vector(3 0)。t22 : OUT std_logic_vector(2 downto 0))。j_clr : OUT std_logic。clear : IN std_logic。而下載實現(xiàn)是從外部來觀察程序的實現(xiàn)效果，更直觀，但不具有準(zhǔn)確性。l、計數(shù)器模塊由模6和模10計數(shù)器級聯(lián)而成。如下為模6和模10計數(shù)器代碼：、模6計數(shù)器為了實現(xiàn)在秒表計數(shù)是05的計數(shù)部分，故須設(shè)計一個模6計數(shù)器，輸入時鐘信號、使能和清零，遇上升沿則記一次數(shù)，當(dāng)從0記到5時，進位端（用于與下一級計數(shù)器級聯(lián)）有效，且遇上升沿后從5變到0，并且輸出的還有每一時刻的計數(shù)值。消除按鍵抖動的影響；每按一次鍵，只輸出一個脈沖，其寬度為一個時鐘周期。編程，下載如果前幾步都沒有發(fā)生錯誤，并且符合設(shè)計要求，這一步就可以將由適配器等產(chǎn)生的配置或下載文件通過編程器或下載電纜下載到目標(biāo)芯片中。使用編譯工具編譯源文件HDL 的編譯器有很多，ACTIVE 公司，MODELSIM 公司，SYNPLICITY 公司，SYNOPSYS 公司，VERIBEST公司等都有自己的編譯器。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。1約分=第18題1如圖，正方形網(wǎng)格中，每個小正方形的邊長為1，則網(wǎng)格上的△ABC是______三角形．1已知菱形ABCD的周長為20cm，且相鄰兩內(nèi)角之比是1∶2，則菱形的兩條對角線的長和面積分別是 ________．1一個三角形的三邊長分別為4，5，6，、如圖5，若點 在反比例函數(shù) 的圖象上，軸于點，的面積為3，則．1在矩形 中，平分，過 點作 于，延長、交于點，下列結(jié)論中：① ；② ；③；④，正確的。①②④C。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。后仿真利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。 掃描顯示的控制電路：包括掃描計數(shù)器、數(shù)據(jù)選擇器和7段譯碼器，控制8個數(shù)碼管以掃描方式顯示計時結(jié)果。考慮到秒表的暫停和清零等功能，在設(shè)計計數(shù)器模塊時，必須有時鐘輸入端、使能以及清零端。譯碼模塊的功能是對之前計數(shù)模塊的計數(shù)值進行譯碼，使其可以在數(shù)碼管上顯示出來。八、實驗結(jié)論：、本次實驗實現(xiàn)了秒表的計數(shù)，復(fù)位，暫停，鎖顯等功能，讓我充分了解和認識到ISE 和Modelsim軟件的強大功能和FPGA 技術(shù)的優(yōu)越性。END COMPONENT。COMPONENT control PORT(clk : IN std_logic。t1 : OUT std_logic_vector(3 downto 0)。signal S_S_out,S_R_out:std_logic。en : in STD_LOGIC。139。clk : IN std_logic。Inst_counter10_2: counter10 PORT MAP（clr = clear，clk =clk_100 ，en = co_out1，co = co_out2，daout = daout2)。begin key if key=“10” then next_state case key is when“10”=next_statenext_statenext_state if key=“01” then next_state case key is when“10”=next_statenext_statenext_state j_clr j_clr j_clr j_clr（2個）： entity fenpingqi_48m_1k isPort(clk : in STD_LOGIC。139。event and clk_1k=39。architecture Behavioral of latch isbegin process(display_in,t_0,t_00,t_1,t_11,t_2,t_22)begin if display_in=39。architecture Behavioral of keydb is signal k1,k2:STD_LOGIC。t_2 : in STD_LOGIC_VECTOR(3 downto 0)。t11 : in STD_LOGIC_VECTOR(2 downto 0)。and clk39。：entity control isPort(clk : in STD_LOGIC。clk : IN std_logic。daout2 : out STD_LOGIC_VECTOR(3 downto 0)。139。beginInst_fenpingqi_48000: fenpingqi_48m_1k PORT MAP（clk =clk，q = clk_1k)。t0 : IN std_logic_vector(3 downto 0)。END COMPONENT。daout2 : OUT std_logic_vector(3 downto 0)。附：參考文獻：《數(shù)字設(shè)計原理與實踐》作者：（美）John 《FPGA應(yīng)用開發(fā)入門與典型實例》華清遠見嵌入式培訓(xùn)中心編附件：（源程序）：library IEEE。將之前所建立的各個模塊級聯(lián)起來，從按鍵輸入信號到按鍵消抖模塊再進而連接到控制器，通過控制模塊對總計數(shù)器模塊、鎖存器模塊、譯碼器模塊、分頻器模塊相互連接起來，并設(shè)置晶振輸入信號以及兩個按鍵控制信號輸入，再由譯碼器模塊知，秒表設(shè)計的最終輸出由一個38對應(yīng)的8位位選信號和一組7位的段選信號組成。從如下狀態(tài)圖可知，在設(shè)計控制模塊時，為實現(xiàn)開發(fā)板上控制秒表的運行暫停和清零功能，必須設(shè)置兩個控制輸入端，以及需要時鐘信號輸入端。為了實現(xiàn)秒表暫停和復(fù)位的功能，需要鎖存器模塊將時鐘數(shù)據(jù)鎖存起來，并且結(jié)合控制電路滿足秒表的功能。有兩個按鈕開關(guān)Start/Stop和Split/Reset，控制秒表的啟動、停止、分段和復(fù)位：1，在秒表已經(jīng)被復(fù)位的情況下，按下“Start/Stop”鍵，秒表開始計時。但是此時還沒有在芯片中形成真正的電路。FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。該設(shè)計的秒表能準(zhǔn)確地完成啟動,停止,分段,復(fù)位功能。10D。: VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。FPGA一般來說比ASIC（專用集成電路）的速度要慢，實現(xiàn)同樣的功能比ASIC電路面積要大。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個門的輸入輸出連接起來。 計數(shù)器：對時間基準(zhǔn)脈沖進行計數(shù)，完成計時功能。因此利用上升沿計數(shù)手段，將047999用16位二進制數(shù)表示，而在從047999的計數(shù)過程中，該二