【正文】 第二節(jié) 傳輸與仲裁 由于連接到 I178。C 總線的器件有不同種類的工藝（ CMOS、 NMOS、雙極性），邏輯‘ 0’和‘ 1’的電平不是固定的，它由 Vdd 的相關(guān)電平?jīng)Q定。每傳輸一個(gè)數(shù)據(jù)位就產(chǎn)生一個(gè)時(shí)鐘脈沖。 一、數(shù)據(jù)的有效性 8 SDA 線上的數(shù)據(jù)必須在時(shí)鐘的高電平周期保持穩(wěn)定。數(shù)據(jù)線的高或低電平狀態(tài)只有在 SCL 線的時(shí)鐘信號(hào)是低電平時(shí)才能改變（見圖 1）。 圖 1 數(shù)據(jù)的有效性 二、起始和停止條件 在 I178。C 總線中唯一出現(xiàn)的是被定義為起始（ S）和停止（ P）條件（見圖2）。 9 圖 2 起始和停止條 件 起始條件：在 SCL 線是高電平時(shí)， SDA 線從高電平向低電平切換 停止條件：在 SCL 線是高電平時(shí)， SDA 線由低電平向高電平切換 一般起始和停止條件由主機(jī)產(chǎn)生。在起始條件后總線被認(rèn)為處于忙碌的狀態(tài)。在停止條件的某段時(shí)間后，總線被認(rèn)為再次處于空閑狀態(tài)。如果產(chǎn)生重復(fù)起始（ Sr）條件而不產(chǎn)生停止條件，總線則會(huì)一直處于忙碌的狀態(tài)。此時(shí)的重復(fù)起始條件（ Sr）和起始條件（ S）在功能上是一樣的。 三、 字節(jié)格式 SDA 線上發(fā)送的每個(gè)字節(jié)必須為 8 位，其后必須跟一個(gè)響應(yīng)位。傳輸過程中每次可以發(fā)送的字節(jié)數(shù)量不受限制。首 先傳輸?shù)氖菙?shù)據(jù)的最高位（ MSB）。 如果從機(jī)要在完成一些其他功能之后才能接收或發(fā)送下一個(gè)完整的數(shù)據(jù)字節(jié)，則可以使時(shí)鐘線 SCL 保持低電平，從而迫使主機(jī)進(jìn)入等待狀態(tài)。當(dāng)從機(jī)準(zhǔn)備好接收下一個(gè)數(shù)據(jù)字節(jié)，并且釋放時(shí)鐘線 SCL 后，數(shù)據(jù)傳 10 輸繼續(xù)（見圖 3） 。 圖 3 I178。C 總線的數(shù)據(jù)傳輸 四、響應(yīng) 數(shù)據(jù)的傳輸必須帶響應(yīng)。響應(yīng)時(shí)鐘脈沖由主機(jī)產(chǎn)生，在響應(yīng)時(shí)鐘脈沖期間，發(fā)送器釋放 SDA 線（高電平），而接收器必須將 SDA 線拉低，使它在這個(gè)時(shí)鐘脈沖的高電平期間保持穩(wěn)定的低電平（見圖 4）。 圖 4 I178。C 總線的響應(yīng) 11 接收器通常在接收到的每個(gè)字節(jié)后，必須產(chǎn)生一個(gè)響應(yīng)。當(dāng)從機(jī)不能響應(yīng)從機(jī)地址時(shí)，則必須使數(shù)據(jù)線保持高電平。主機(jī)然后產(chǎn)生一個(gè)停止條件終止傳輸或者產(chǎn)生重復(fù)起始條件開始新的傳輸。 而當(dāng)從機(jī) — 接收器響應(yīng)了從機(jī)地址，在傳輸了一段時(shí)間后卻不能接收更多數(shù)據(jù)字節(jié)時(shí)，則主機(jī)必須再一次終止傳輸。這個(gè)情況用從機(jī)在第一個(gè)字節(jié)后沒有產(chǎn)生響應(yīng)來表示。 如果傳輸中有主機(jī)接收器，則它在傳輸?shù)阶詈笠粋€(gè)字節(jié)時(shí)不產(chǎn)生，向從機(jī)發(fā)送器通知數(shù)據(jù)結(jié)束。從機(jī) — 發(fā)送器必須釋放數(shù)據(jù)線，允許主機(jī)產(chǎn)生一個(gè)停止或重復(fù)起始條件。 五、時(shí)鐘同步 由于所有主機(jī)在 SCL 線 上產(chǎn)生它們自己的時(shí)鐘來傳輸 I178。C 總線上的報(bào)文，而數(shù)據(jù)只在時(shí)鐘的高電平周期有效，因此需要一個(gè)確定的時(shí)鐘進(jìn)行逐位仲裁。時(shí)鐘同步通過線與連接 I178。C 接口到 SCL 線來執(zhí)行： SCL 線的負(fù)跳變會(huì)使器件開始數(shù)它們的低電平周期，而一旦器件的時(shí)鐘變低電平，它會(huì)使SCL 線保持這種狀態(tài)直到到達(dá)時(shí)鐘的高電平（見圖 5） 。 12 圖 5 仲裁過程中的時(shí)鐘同步 如果此時(shí)另一個(gè)時(shí)鐘仍處于低電平周期，那么這個(gè)時(shí)鐘的負(fù)跳變不會(huì)改變 SCL 線的狀態(tài)。因而 SCL 線被有最長(zhǎng)低電平周期的器件保持低電平。此時(shí)低電平周期短的器件會(huì)進(jìn)入高電平的等待狀 態(tài)。當(dāng)所有有關(guān)的器件數(shù)完了它們的低電平周期后，時(shí)鐘線被釋放并變成高電平。之后器件時(shí)鐘和 SCL線的狀態(tài)沒有差別。而且所有器件會(huì)開始數(shù)它們的高電平周期。首先數(shù)完高電平周期的器件會(huì)再次將 SCL 線拉低。 綜上所述，產(chǎn)生的同步 SCL 時(shí)鐘的低電平周期為低電平時(shí)鐘周期最長(zhǎng)的器件決定，而高電平周期由高電平時(shí)鐘周期最短的器件決定。 六、仲裁 兩個(gè)及以上的主機(jī)可能在起始條件的最小持續(xù)時(shí)間（ tHD。STA）內(nèi)產(chǎn)生一個(gè)起始條件，結(jié)果在總線上產(chǎn)生一個(gè)規(guī)定的起始條件。當(dāng) SCL 線是高電平時(shí)，仲裁在 SDA 線發(fā)生：由于自己的電平與總線 上的電平不相同，在其 13 他主機(jī)發(fā)送低電平時(shí)發(fā)送高電平的主機(jī)將斷開它的數(shù)據(jù)輸出級(jí)。仲裁可以持續(xù)多位。首先比較地址位，如果每個(gè)主機(jī)都嘗試尋址相同的器件，則繼續(xù)比較數(shù)據(jù)位（主機(jī) — 發(fā)送器）或者比較響應(yīng)位（主機(jī) — 接收器）。因?yàn)?I178。C 總線的地址和數(shù)據(jù)信息由贏得仲裁的主機(jī)決定，在仲裁過程中不會(huì)丟失信息。丟失仲裁的主機(jī)可以產(chǎn)生時(shí)鐘脈沖直到丟失仲裁的該字節(jié)末尾。 如果主機(jī)也結(jié)合了從機(jī)功能，并且在尋址階段丟失仲裁，它就有可能是贏得仲裁的主機(jī)在尋址的器件。所以丟失仲裁的主機(jī)必須立即切換到它的從機(jī)模式。 圖 6 兩個(gè)主機(jī)的仲裁過程 如圖 6 所示，產(chǎn)生 DATA1 的主機(jī)的內(nèi)部數(shù)據(jù)電平與 SDA 線的電平有一些差別。如果關(guān)斷數(shù)據(jù)輸出，這就意味著總線連接了一個(gè)高輸出電平，不會(huì)影響由贏得仲裁的主機(jī)初始化的數(shù)據(jù)傳輸。 由于沒有中央主機(jī)， I178。C 總線的控制只由地址或主機(jī)碼以及競(jìng)爭(zhēng)主機(jī)發(fā)送的數(shù)據(jù)決定，總線沒有任何定制的優(yōu)先權(quán)，而從機(jī)則不被卷入仲裁過程。 第三節(jié) 7 位地址格式 14 數(shù)據(jù)的傳輸?shù)母袷饺鐖D 7 所示。在起始條件（ S）后發(fā)送了一個(gè) 7 位的從機(jī)地址，緊接著的第 8 位是數(shù)據(jù)方向位（ R/—— W ）： ‘ 0’表示發(fā)送（寫），‘ 1’ 表示接收數(shù)據(jù)（讀）。一般由主機(jī)產(chǎn)生的停止位（ P ）來終止數(shù)據(jù)傳輸。如果主機(jī)仍需在總線上繼續(xù)通訊，它可以不用產(chǎn)生停止條件，轉(zhuǎn)而產(chǎn)生重復(fù)起始條件（ Sr）尋址另一個(gè)從機(jī)。在這種傳輸中，可能有不同的讀 /寫格式結(jié)合。 圖 7 完整的數(shù)據(jù)傳輸 可能的數(shù)據(jù)傳輸格式有： ? 主機(jī) — 發(fā)送器發(fā)送數(shù)據(jù)到從機(jī) — 接收器。傳輸?shù)姆较虿粫?huì)改變（見圖8） 15 圖 8 主機(jī) — 發(fā)送器用 7 位地址尋址從機(jī)接收器，傳輸方向不變。 ? 在第一個(gè)字節(jié)后，主機(jī)立即讀從機(jī)（見圖 9）。 在第一次響應(yīng)時(shí)，主機(jī) — 發(fā)送器變成主機(jī) — 接收 器，從機(jī)接 — 收器變成從機(jī) — 發(fā)送器。第一次響應(yīng)仍由從機(jī)產(chǎn)生。之前發(fā)送了一個(gè)不響應(yīng)信號(hào)的主機(jī)產(chǎn)生停止條件。 16 圖 9 在第一個(gè)字節(jié)后主機(jī)立即讀從機(jī) ? 復(fù)合格式（見圖 10） 傳輸改變方向的時(shí)侯，起始條件和從機(jī)地址都會(huì)被重復(fù)。但 R/—— W 位取反。 圖 10 復(fù)合格式 如果主機(jī)接 — 收器發(fā)送一個(gè)重復(fù)起始條件，它之前應(yīng)該發(fā)送了一個(gè)不響應(yīng)信號(hào)注意： 1． 復(fù)合格式在第一個(gè)數(shù)據(jù)字節(jié)期間，要寫內(nèi)部存儲(chǔ)器的位置。在重復(fù)起始條件和從機(jī)地址后，數(shù)據(jù)可被傳輸。 2．所有決定 （自動(dòng)增加或減少之前訪問的存儲(chǔ)器位置等）都取決于器件的設(shè)計(jì)者。 3． 每個(gè)字節(jié)后都跟著一個(gè)響應(yīng)位，在序列中用 A 或 —— A 模塊表示。 17 4．在接收到起始或重復(fù)起始條件時(shí)，兼容 I178。C 總線的器件必須復(fù)位它們的總線邏輯。 5．報(bào)文為空（起始條件后面立即跟著一個(gè)停止條件）是一個(gè)不合法的格式。 18 第二章 I178。C Slave Controller 設(shè)計(jì)方案 第一節(jié) 概述 I178。C 總線控制器的作用是成為并行微控制器與串行 I178。C 總線的接 口，在連接到 I178。C 總線的器件間傳遞信息。從控制器是在通訊中被尋址的器件，既可作為發(fā)送器也可作為接收器。 第二節(jié) 框架圖 第三節(jié) 引腳設(shè)置與描述 引腳 輸入 /輸出 位長(zhǎng) 描述 rst_n 輸入 1 同步復(fù)位，低電平有效 i2c_sclk 輸入 1 系統(tǒng)時(shí)鐘信號(hào) 19 clk_slave 輸入 1 SLAVE 時(shí)鐘信號(hào) reg_dat_from_ slave 輸入 8 來自于 SLAVE 的寄存器數(shù)據(jù) i2c_sdin 輸入 1 I178。C 串行數(shù)據(jù)輸入 i2c_sdin_out_zero 輸出 1 I178。C 串行數(shù) 據(jù)輸出 ack 輸出 1 響應(yīng) start_t 輸出 1 起始信號(hào) stop_t 輸出 1 停止信號(hào) reg_addr 輸出 8 寄存器地址 reg_dat_wr 輸出 1 寄存器寫信號(hào) reg_dat_rd 輸出 1 寄存器讀信號(hào) reg_dat_to_ slave 輸出 8 寫入 SLAVE 的寄存器數(shù)據(jù) 第四節(jié) 功能描述 一、總體特征 SDA 與 SCL 都是雙向傳輸線，分別通過上拉電阻或電流源與正向電壓連接。當(dāng)總線空閑時(shí)， SDA 與 SCL 線都為高電平。每個(gè)輸出連接在總線上的器件必須通過漏 極開路或集電極開路的形式實(shí)現(xiàn)線與的功能。在標(biāo)準(zhǔn)模 20 式下， I178。C 總線上數(shù)據(jù)傳輸?shù)乃俾蕿?100kbit/s，在快速模式下則達(dá)到 400 kbit/s。 而連接到總線的接口數(shù)量只由總線電容是 400pF 的限制決定。 二、數(shù)據(jù)傳輸 一般來說，從控制器的標(biāo)準(zhǔn)傳輸由四部分組成： 1． 檢測(cè) 起始信號(hào)：主機(jī)通過發(fā)送起始信號(hào)來初始化傳輸。起始信號(hào)被定義為在 SCL 線是高電平時(shí)， SDA 線從高電平向低電平的切換。而如果產(chǎn)生重復(fù)起始條件而不產(chǎn)生停止條件，總線會(huì)一直處于忙的狀態(tài)，此時(shí)的起始條件 和重復(fù)起始條件在功能上是一樣的。 當(dāng)從控制器檢 測(cè)到主機(jī)發(fā)送的 起始信號(hào)時(shí)，將進(jìn)入從機(jī)地址檢測(cè)狀態(tài)，并將輸出 start_t 設(shè)置為 ‘1’。 2．檢測(cè) 從機(jī) 地址： 主機(jī) 發(fā)送 起始信號(hào)后所傳送的第一個(gè)字節(jié)是從機(jī)地址，由七位地址后跟一位讀 /寫位組成。所有從機(jī) 的地址都是不同的，僅有檢測(cè)到與地址相匹配的從控制器才會(huì)通過在 SCL 線第九個(gè)時(shí)鐘周期將 SDA 線拉低來發(fā)送響應(yīng)位。 本 從機(jī) 地址為 7’h40。 3．?dāng)?shù)據(jù)傳輸： SDA 線上發(fā)送的每個(gè)字節(jié)必須為 8 位，其后必須跟一個(gè)響應(yīng)位。傳輸過程中每次可以發(fā)送的字節(jié)數(shù)量不受限制。首先傳輸?shù)氖菙?shù)據(jù)的最高位（ MSB）。 如果從控制器要在完成一些 其他功能之后才能接收或發(fā)送下一個(gè)完整的數(shù)據(jù)字節(jié)，則可以使時(shí)鐘線 SCL 保持低電平，從而迫使主機(jī)進(jìn)入等待狀態(tài)。當(dāng)從控制器準(zhǔn)備好接收下一個(gè)數(shù)據(jù)字節(jié)，并且釋放時(shí)鐘線 SCL 后，數(shù)據(jù)傳輸繼續(xù)。 4．檢測(cè)停止信號(hào)：停止信號(hào) 被定義為 在 SCL 線是高電平時(shí)， SDA 線 21 由低電平向高電平的切換。當(dāng)從控制器檢測(cè)到停止 信號(hào)時(shí)，將停止數(shù)據(jù)傳輸并復(fù)位， 輸出 stop_t 設(shè)置為 ‘1’。 第五節(jié)、傳輸時(shí)序圖 一、主機(jī)向從機(jī)寫數(shù)據(jù) 二、主機(jī)向從機(jī)讀數(shù)據(jù) 22 第三章 I178。C Slave Controller 的 RTL 級(jí) Verilog 代碼設(shè)計(jì) 第一節(jié) Verilog HDL 介紹 Verilog HDL 是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。 Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 Verilog HDL 語言不僅定義 了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用 Ve r i l o g 仿真器進(jìn)行驗(yàn)證。語言從 C 編程語言中繼承了多種操作符和結(jié)構(gòu)。 Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是， Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然 ,完整的硬件描述語言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 23 第二節(jié) I178。C Slave Controller 的 RTL 級(jí)代碼 //TOP MODULE module i2c_slave(reg_addr,//Register address reg_dat_to_slave, //Register data to slave reg_dat_from_ slave,//Register data from slave reg_dat_rd,//Read flag for register address and register //data reg_dat_wr,//Write flag for register address and register //data ack, //Acknowledge signal from i2c slave i2c_sdin_out_zero, i2c_sdin, //I2C serial data input when writing start_t, //Start transfer stop_t, //Stop transfer i2c_sclk, //System clock clk_ slave, //Slave clock rst_n)。 //A