【正文】 VHDL 具有更強的行為描述能力 ， 從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。 2． VHDL 豐富的仿真語句和庫函數(shù) ， 使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性 ， 隨時可對設計進行仿真模擬。 3． VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的 大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 4．對于用 VHDL 完成的一個確定的設計 ， 可以利用 EDA 工具進行邏輯綜合和優(yōu)化 ， 并自動的將 VHDL 描述設計轉變成門級網(wǎng)表。 5． VHDL 對設計的描述具有相對獨立性 ， 設計者可以不懂硬件的結構 ， 也不必管理最終設計實現(xiàn)的目標器件是什么 ， 而進行獨立的設計。 6．用 VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進行復雜控制邏輯的設計，既靈活方便，又便于設計結果的交流、保存和重用。 3 設計原理 VHDL 語言的出租車計費器設計 5 圖 系統(tǒng)頂層框圖 計費器按里程收費，每 100 米開始一次計費。各模塊功能如下： (1) 車速控制模塊 當起停鍵為啟動狀態(tài)時（高電平），模塊根據(jù)車速選擇和基本車速發(fā)出響應頻率的脈沖驅動計費器和里程顯示模塊進行計數(shù)；當處于停止狀態(tài)時暫停發(fā)出脈沖，此時計費器和里程顯示模塊相應的停止計數(shù)。 (2) 里程動態(tài)顯示模塊 其包括計數(shù)車速控制模塊發(fā)出的脈沖以及將計數(shù)顯示動態(tài)顯示出來，每來一個脈沖里程值加 （控制器每發(fā)一個脈沖代表運行了 公里）。 (3) 計費動態(tài)顯示模塊 其初值為 10 元，當里程超過 3公里后才接受計數(shù)車速控制模塊發(fā)出的脈沖的驅動，并且計數(shù)顯示動態(tài)顯示出來，每來一個脈沖（代表運行了 公里）其數(shù)值加 1元，當收費超過 20 時數(shù)值加 元。 車速選擇 起 /停開關 基本速率 Reset 掃描時鐘 顯示輸出 顯示輸出 車速 控制模塊 計費動態(tài)顯示 里程 動態(tài)顯示 VHDL 語言的出租車計費器設計 6 4 設計步驟 VHDL 設計流程圖（如圖 ）： 圖 VHDL 設計流程圖 程序設計 圖 系 統(tǒng)的總體模塊圖 VHDL 文本編輯 VHDL 文本編輯 FPGA/CPLD 適配器 FPGA/CPLD 編輯下載器 VHDL 仿真器 FPGA/CPLD器件和電路系統(tǒng) 時序與功能仿真器 VHDL 語言的出租車計費器設計 7 （ 1）模塊 MS 的實現(xiàn)（如圖 所示） 圖 模塊 MS圖 模塊 MS，輸入端口 CK0、 CK1 為兩個不同的時鐘信號，來模擬汽車的加速和勻速，JS 加速按鍵。 （ 2）模塊 SOUT 的實現(xiàn)（如圖 所示） 圖 模塊 SOUT 圖 該模塊實現(xiàn)車行狀態(tài)輸出功能，其中 clk 為時鐘信號， enable 為啟動使能信號，sto 暫停信號， clr 為清零信號， st 為狀態(tài)信號。 （ 3）模塊 PULSE 的實現(xiàn)（如圖 所示） 圖 模塊 PULSE 圖 VHDL 語言的出租車計費器設計 8 該模塊實現(xiàn)將 時鐘信號 5分頻功能。 （ 4）模塊 COUNTER 的結果驗證（如圖 所示） 圖 模塊 COUNTER 圖 實現(xiàn)汽車模擬計費功能。 clr1 為清零信號， si 為狀態(tài)信號， c1,c2,c3 分別為費用的三為顯示。 （ 5）模塊 SCAN_LED 的實現(xiàn)（如圖 所示） 圖 模塊 SCAN_LED 圖 該模塊實現(xiàn)顯示車費功能。 BT 為選位信號， SG 譯碼信號 系統(tǒng)仿真： 系統(tǒng)仿真是在實際系統(tǒng)上進行實驗研究比較困難時適用的必不可少的工具，它是指通過系統(tǒng)模型實驗去研究一個已經(jīng)存在或正在設 計的系統(tǒng)的過程，通俗地講，就是進行模型實驗。因而，系統(tǒng)仿真的結果決定整個課程設計任務完成的到位程度。 程序輸入完成后進行編譯， 編譯完成后，可以對所進行的設計進行仿真，本課程設計的VHDL 語言的出租車計費器設計 9 仿真平臺是 MAX+plusⅡ ,通過對 VHDL 源程序進行編譯檢錯，然后創(chuàng)建波形文件（后綴名為 .scf），加入輸入輸出變量，選擇適用的芯片以及設定仿真結束時間，設置好輸入初值進行仿真，得到仿真波形圖： MS的結果驗證 (如圖 ) 圖 當 JS 為高電平， CLK_OUT 按照 CLK1 輸出；低電平時，按照 CLK0 輸出 2模塊 SOUT 的結果驗證 (如圖 ) enable 高電平時，每一個時鐘上升沿時， CQI 計數(shù)加 1，若 CQI=30 時， state 賦 01，30CQI=80 時， state 賦 10 態(tài)， ? ..； enable 低電平時， CQI 計數(shù)暫停，保持不變 圖 3模塊 PULSE 的結果驗證 (如圖 ) VHDL 語言的出租車計費器設計 10 每個 CLK0 上升沿時， CNT 計數(shù)加 1，加到 4 時在下一個時鐘上升沿賦值 0； t 不為 0時 fout 賦值高電平，否則低電平 圖 4模塊 COUNTER 的結果驗證 (如圖 ) SI 為出租 車狀態(tài)信號：“ 00”表示計費值停止， Q1~Q3 不變 ?！?01”計費清零，設置為起步價 10元， Q2=1,Q3=0,Q1=0?！?10” 正常計費，每公里 1元，“ 11”超過 20元后，每公里 元； Q1,Q2,Q3 的信號分別賦值給 C1,C2,C3 圖 5模塊 SCAN_LED 的結果驗證 (如圖 ) BT 位選， SG 譯碼對應數(shù)字 0～ 9 VHDL 語言的出租車計費器設計 11 圖 6模塊 TAXI 的結果驗證 (如圖 ) 圖 結果分析 出租車計費器系統(tǒng)的設計已全部完成，能按預期的效果進行模擬汽車啟動、 停止、暫停等功能，并設計動態(tài)掃描電路顯示車費數(shù)目，由動態(tài)掃描電路來完成。車暫時停止不計費，車費保持不變。若停止則車費清零，等待下一次計費的開始。出租車計費器系統(tǒng)的設計已全部完成，能按預期的效果進行模擬汽車啟動、停止、暫停等功能，并設計動態(tài)掃描電路顯示車費數(shù)目，由動態(tài)掃描電路來完成。車暫時停止不計費，車費保持不變。若停止則車費清零，等待下一次計費的開始。各模塊完成后，在將它們組合成完整的出租車系統(tǒng)，在設計過程中還需要改進的是控制系統(tǒng)的糾錯功能。出租車計費系統(tǒng)的設計中體現(xiàn)了ＶＨＤＬ覆蓋面廣，描述能力強，是一個多 層次的硬件描述語言及 PLD 器件速度快，使用方便，便于修改等特點，本設計在實用方面具有一定的價值。 VHDL 語言的出租車計費器設計 12 5 結束語 課程設計是我們專業(yè)課程知識綜合應用的實踐訓練，著是我們邁向社會，從事職業(yè)工作前一個必不少的過程． ”千里之行始于足下 ”，通過這次課程設計，我深深體會到這句千古名