06arm異常中斷處理及程序設(shè)計(jì)-文庫(kù)吧
2025-02-08 07:19 本頁(yè)面
【正文】 與實(shí)例開(kāi)發(fā)（第 2版） Reset異常及處理 ? 當(dāng)系統(tǒng)復(fù)位信號(hào)產(chǎn)生后， ARM處理器當(dāng)立即中斷當(dāng)前正在執(zhí)行的指令。進(jìn)入復(fù)位處理時(shí)，處理器將進(jìn)行以下操作： R14_svc = UNPREDICTABLE value //R14_svc不可知 SPSR_svc = UNPREDICTABLE value //SPSR_svc不可知 CPSR[4:0] = 0b10011 //處理器進(jìn)入 svc模式 CPSR[5] = 0 //執(zhí)行 ARM狀態(tài) CPSR[6] = 1 //禁止 FIQ CPSR[7] = 1 //禁止 IRQ if high vectors configured then //指向復(fù)位向量地址 PC = 0xFFFF0000 else PC = 0x00000000 ? 當(dāng)復(fù)位后， ARM處理器 PC指針將立刻指向 0x00000000或 0xFFFF0000地址，禁止所有外部中斷，運(yùn)行于 SVC模式。 2/26/2023 7 北京大學(xué)出版社出版 嵌入式 ARM系統(tǒng)原理與實(shí)例開(kāi)發(fā)（第 2版） 未定義指令異常及處理 ? 當(dāng)試圖執(zhí)行一個(gè) ARM處理器及其協(xié)處理器都無(wú)法識(shí)別的指令時(shí)將產(chǎn)生一個(gè)未定義指令異常。在沒(méi)有實(shí)際硬件支持時(shí)，未定義指令異?？梢员挥脕?lái)進(jìn)行一個(gè)協(xié)處理器的軟件仿真，或者其它軟件仿真功能。 2/26/2023 8 北京大學(xué)出版社出版 嵌入式 ARM系統(tǒng)原理與實(shí)例開(kāi)發(fā)（第 2版） 未定義指令異常處理步驟 R14_und = address of next instruction after the undefined instruction //R14_und為下一指令地址 SPSR_und = CPSR //存儲(chǔ) CPSR狀態(tài) CPSR[4:0] = 0b11011 //進(jìn)入未定義模式 CPSR[5] = 0 //執(zhí)行 ARM執(zhí)行 //CPSR[6] is unchanged，允許 FIQ CPSR[7] = 1 //禁止 IRQ if high vectors configured then //指向未定義中斷向量 PC = 0xFFFF0004 else PC = 0x00000004 2/26/2023 9 北京大學(xué)出版社出版 嵌入式 ARM系統(tǒng)原理與實(shí)例開(kāi)發(fā)（第 2版） 軟中斷異常及處理 ? 軟中斷異常是由 SWI指令產(chǎn)生的，其將進(jìn)入使 CPU進(jìn)入 SVC模式，執(zhí)行以下操作： R14_svc = address of next instruction after the SWI instruction //R14_svc指向 SWI下一條要執(zhí)行指令 SPSR_svc = CPSR //備份 CPSR CPSR[4:0] = 0b10011 //進(jìn)入 SVC模式 CPSR[5] = 0 //執(zhí)行 ARM狀態(tài)指令 /* CPSR[6] is unchanged */ CPSR[7] = 1 //禁止 IRQ if high vectors configured then //進(jìn)入異常處理 PC = 0xFFFF000
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