【正文】 .Quartus II D. Synplify1． 基于VHDL設(shè)計的仿真包括有①門級時序仿真、②行為仿真、③功能仿真和④前端功能仿真這四種，按照自頂向下的設(shè)計流程，其先后順序應(yīng)該是：（D）A．①②③④ B.②①④③ C．④③②① D．②④③①2． 執(zhí)行Quartus II的( B )命令，可以檢查設(shè)計電路錯誤。A Create Default Symbol B Compiler編譯 C Simulator 時序仿真 D Timing Analyzer 時序分析3. 在設(shè)計輸入完成后，應(yīng)立即對設(shè)計文件進行（C）。 A編輯 B 編譯 C 功能仿真 D時序仿真4. 在VHDL中用（C ）來把特定的結(jié)構(gòu)體關(guān)聯(lián)一個確定的實體，為一個大型系統(tǒng)的設(shè)計提供管理和進行工程組織。A輸入 B 輸出 C綜合 D配置5 電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化）及提高運行速度(即速度優(yōu)化)，下列方法(A )不屬于面積優(yōu)化。A 流水線設(shè)計 B 資源共享 C 邏輯優(yōu)化 D 串行化6 不完整地IF語句，其綜合結(jié)果可實現(xiàn)（） A 時序邏輯電路 B 組合邏輯電路 C 雙向電路 D 三態(tài)控制電路7．下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計，那一種說法是不正確的（）。，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計；；； 。8． 在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是（C）A. PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動。，不一定要列出進程中使用的所有輸入信號；、結(jié)構(gòu)體部分、和敏感信號三部分組成；9 IP核在EDA技術(shù)和開發(fā)中占有很重要的地位，提供VHDL硬件描述語言功能塊，但不涉及實現(xiàn)該功能模塊的具體電路的IP核為( C ) A 硬件IP B 固件IP C 軟件IP D 都不是10 綜合是EDA設(shè)計的關(guān)鍵步驟，下面對綜合的描述中錯誤的是（ ） A 綜合就是把抽象設(shè)計中的一種表示轉(zhuǎn)換成另一種表示的過程。 B 綜合就是將電路的高級語言轉(zhuǎn)換成低級的，可與FPGA/CPLD相映射的功能網(wǎng)表文件。 C 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。 D 綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。11 大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類，下面對FPGA結(jié)構(gòu)與工作原理描述中，正確的是（C） A FPGA全稱為復(fù)雜可編程邏輯器件B FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件。 C 基于SRAM的FPGA器件，每次上電后必須進行一次配置。 D 在Altera公司生產(chǎn)的器件中，MAX7000系列屬于FPGA結(jié)構(gòu)12 大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類，其中CPLD通過（A）實現(xiàn)其邏輯功能。A 可編程乘積項邏輯； B 查找表(LUT) C 輸入緩沖 D 輸出緩沖13 進程中的信號賦值語句，其信號更新是（C） A 按順序完成 B比變量更快完成 C 在進程最后完成 D 都不對14 VHDL語言是一種結(jié)構(gòu)化的語言，一個設(shè)計實體(電路模塊)包括實體說明與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述（B） A 器件的外部特性 B 器件的內(nèi)部功能 C 器件的綜合約束 D 器件外部特性與內(nèi)部功能 2. 基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→__A__→綜合→適配→____B____→編程下載→硬件測試。P14A. 功能仿真 B. 時序仿真C. 邏輯綜合 D. 配置3. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為__A___。P25A. 軟IP B. 固IPC. 硬IP D. 全對4. 綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中，_____D____是錯誤的。P15A. 綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程。B. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過___A__實現(xiàn)其邏輯功能。P42A. 可編程乘積項邏輯 B. 查找表（LUT）C. 輸入緩沖 D. 輸出緩沖6. VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_____B___。P274A. 器件外部特性 B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能 D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；下列方法中___A___不屬于面積優(yōu)化。P238A. 流水線設(shè)計 B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進程中的信號賦值語句，其信號更新是___B____。P134A. 立即完成 B. 在進程的最后完成C. 按順序完成 D. 都不對9. 不完整的IF語句，其綜合結(jié)果可實現(xiàn)__A__。P147A. 時序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路10. 狀態(tài)機編碼方式中，其中__A__占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼下列是EDA技術(shù)應(yīng)用時涉及的步驟：A. 原理圖/HDL文本輸入。 B. 適配。 C. 時序仿真。 D. 編程下載。 E. 硬件測試。 F. 綜合請選擇合適的項構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計流程：A → ___F___ → ___B__ → ____C___ → D → ___E____PLD的可編程主要基于A. LUT結(jié)構(gòu) 或者 B. 乘積項結(jié)構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 ____A_____ CPLD 基于 ____B_____在狀態(tài)機的具體實現(xiàn)時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機編碼。對于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機編碼方式 適合于 ____A____ 器件；順序編碼 狀態(tài)機編碼方式 適合于 ____B____ 器件；下列優(yōu)化方法中那兩種是速度優(yōu)化方法：____B__、__D__A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化單項選擇題：綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，___D___是錯誤的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；嵌套的IF語句，其綜合結(jié)果可實現(xiàn)___D___。A. 條件相與的邏輯 B. 條件相或的邏輯C. 條件相異或的邏輯 D. 三態(tài)控制電路在一個VHDL設(shè)計中Idata是一個信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。DA. idata = “00001111” B. idata = b”0000_1111”。C. idata = X”AB”。 D. idata = B”21”。在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是__D___。A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then clk’sta