【正文】 A． 2 B. 3 C. 9 D. 8 ，并能作為一個獨立的設計單元的完整的VHDL程序成為 。 ……A． “11011011” B. “00110100” C. “11011001” D. “00101100” 96. 在VHDL的IEEE標準庫中，預定義的標準邏輯位STD_LOGIC的數(shù)據(jù)類型中是用 表示的?！璖IGNAL E: STD_LOGIC_VECTOR (2 TO 5)。A. State0 B. 9moon C. Not_Ack_0 D. signal91．在VHDL中，IF語句中至少應有1個條件句，條件句必須由 表達式構(gòu)成。88．關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個： 。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件； B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2)。 C. 設計文件的文件名與實體名不一致。 A. 綜合 B. 編譯 C. 仿真 +PLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等操作，并檢查設計文件是否正確的過程稱為 。A. 順序 77. 下面哪一個是VHDL中的波形編輯文件的后綴名 B 。 A. 必須 B. 不必 C. 其類型要 73. 在VHDL中，語句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 A 次。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。69. 下列關(guān)于CASE語句的說法不正確的是 B 。A. 變量是一個局部量，它只能在進程和子程序中使用。B. 錯將設計文件存入了根目錄，并將其設定成工程。D. 信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用。A． file—set project to current file B．node—enter node from SNFC． assign—pin/location chip D． file—create default symbol]65. 下列關(guān)于信號的說法不正確的是 C 。C. 設計文件的文件名與實體名不一致。 A. file—set project to current file B. assign—pin/location chipC. node—enter node from SNF D. file—create default symbol61. 在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為 D 。57. 對于信號和變量的說法，哪一個是不正確的： A 。 →功能仿真→綜合→適配→編程下載→硬件測試→適配→綜合→功能仿真→編程下載→硬件測試；→功能仿真→綜合→編程下載→→適配硬件測試；→功能仿真→適配→編程下載→綜合→硬件測試56. 在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，正確的是 。 = 16A0。 ，但不適合完成較大規(guī)模的電路系統(tǒng)設計；；；。 = X”AB” D. idata = B”21”。 A. DOC B. GDF C. BMP D. JIF 51. 在一個VHDL設計中Idata是一個信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。47. MAX+PLUSII的設計文件不能直接保存在 B 。A. 表達式寬度不匹配。B. 錯將設計文件存入了根目錄，并將其設定成工程?！璄=(2=’1’, 4=’0’, OTHERS=’1’)。 A. 器件的工作頻率越小 B. 器件的管腳越少 C. 器件的延時越小 D. 器件的功耗越小 43. 如果a=1,b=1，則邏輯表達式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. FLASH B. EEROM C. SRAM D. PROM 39. 在EDA中，ISP的中文含義是 。 D. 前面的都不正確 35. EDA的中文含義是 A 。 A. IF語句 B. LOOP語句 C. PROCESS語句 D. CASE語句 34. 正確給變量X賦值的語句是 B 。 A. 0 B. 1 C. 2 D. 不確定 30. 關(guān)于關(guān)系運算符的說法正確的是 。 A. 任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 B. 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 C. 任何數(shù)據(jù)類型都不能轉(zhuǎn)化 D. 前面說法都是錯誤的 26. VHDL運算符優(yōu)先級的說法正確的是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個答案都是錯誤的 22. STD_LOGIG_1164中定義的高阻是字符 D 。 A. 數(shù)據(jù)類型不同不能進行運算 B. 數(shù)據(jù)類型相同才能進行運算 C. 數(shù)據(jù)類型相同或相符就可以運算 D. 運算與數(shù)據(jù)類型無關(guān) 18. 下面數(shù)據(jù)中屬于實數(shù)的是 A 。 A. 實體中中任何位置 B. 實體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 14. 變量是局部量可以寫在 B 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標準的標識符是 A 。 C. 文件名和實體名要相同 D. 不確定 5. 1987標準的VHDL語言對大小寫是 D 。、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是(C) ，在每次上電后必須進行一次配置，MAX7000系列屬FPGA結(jié)構(gòu)(C) B. LOOP語句 C. PROCESS語句 8. VHDL語言是一種結(jié)構(gòu)化設計語言；一個設計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，實體體描述的是(A) ，其信號更新是(C) D. 都不對10. 嵌套使用IF語句，其綜合結(jié)果可實現(xiàn)：(A) 1. 一個項目的輸入輸出端口是定義在 A 。3. VHDL語言中變量定義的位置是(D)A. 實體中中任何位置 B. 實體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置。在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是__D___。A. 條件相與的邏輯 B. 條件相或的邏輯C. 條件相異或的邏輯 D. 三態(tài)控制電路在一個VHDL設計中Idata是一個信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。 F. 綜合請選擇合適的項構(gòu)成基于EDA軟件的FPGA / CPLD設計流程：A → ___F___ → ___B__ → ____C___ → D → ___E____PLD的可編程主要基于A. LUT結(jié)構(gòu) 或者 B. 乘積項結(jié)構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 ____A_____ CPLD 基于 ____B_____在狀態(tài)機的具體實現(xiàn)時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機編碼。 B. 適配。P238A. 流水線設計 B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進程中的信號賦值語句，其信號更新是___B____。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。P25A. 軟IP B. 固IPC. 硬IP