【文章內(nèi)容簡(jiǎn)介】 ble and not clk = ‘1’ then請(qǐng)指出Altera Cyclone系列中的EP1C6Q240C8這個(gè)器件是屬于__C___ A. ROM B. CPLD C. FPGA 1． 在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（C ） 2． 在執(zhí)行MAX+PLUSⅡ的（d ）命令，可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量。A .Create default symbol B. SimulatorC. Compiler Analyzer3．VHDL常用的庫(kù)是（A ）A. IEEE C. WORK D. PACKAGE4．下面既是并行語(yǔ)句又是串行語(yǔ)句的是（C） …ELSE語(yǔ)句5．在VHDL中，用語(yǔ)句（D）表示clock的下降沿。A. clock’EVENT B. clock’EVENT AND clock=’1’C. clock=’0’ D. clock’EVENT AND clock=’0’（A）A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程中2. MAXPLUS2中編譯VHDL源程序時(shí)要求(C)A. 文件名和實(shí)體可以不同名 B. 文件名和實(shí)體名無(wú)關(guān)C. 文件名和實(shí)體名要相同 D. 不確定。3. VHDL語(yǔ)言中變量定義的位置是(D)A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置。(C)A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. ARRAY5. MAXPLUS2不支持的輸入方式是(D)A 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入。、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是(C) ，在每次上電后必須進(jìn)行一次配置，MAX7000系列屬FPGA結(jié)構(gòu)(C) B. LOOP語(yǔ)句 C. PROCESS語(yǔ)句 8. VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，實(shí)體體描述的是(A) ，其信號(hào)更新是(C) D. 都不對(duì)10. 嵌套使用IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)：(A) 1. 一個(gè)項(xiàng)目的輸入輸出端口是定義在 A 。 A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程體 2. 描述項(xiàng)目具有邏輯功能的是 B 。 A. 實(shí)體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 3. 關(guān)鍵字ARCHITECTURE定義的是 A 。A. 結(jié)構(gòu)體 B. 進(jìn)程 C. 實(shí)體 D. 配置 4. MAXPLUSII中編譯VHDL源程序時(shí)要求 C 。 C. 文件名和實(shí)體名要相同 D. 不確定 5. 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫是 D 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D. 不敏感 6. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 A 。 A. 必須以英文字母開頭 7. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 8. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。 A. a_2_3 B. a_____2 C. 2_2_a D. 2a10. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL語(yǔ)言中變量定義的位置是 D 。 A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 14. 變量是局部量可以寫在 B 。 A. 實(shí)體中 B. 進(jìn)程中 C. 線粒體 D. 種子體中 15. 變量和信號(hào)的描述正確的是 A 。 A. 變量賦值號(hào)是:= B. 信號(hào)賦值號(hào)是:= C. 變量賦值號(hào)是= D. 二者沒有區(qū)別16. 變量和信號(hào)的描述正確的 B 。 A. 變量可以帶出進(jìn)程 B. 信號(hào)可以帶出進(jìn)程 C. 信號(hào)不能帶出進(jìn)程 D. 二者沒有區(qū)別17. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 D 。 A. 數(shù)據(jù)類型不同不能進(jìn)行運(yùn)算 B. 數(shù)據(jù)類型相同才能進(jìn)行運(yùn)算 C. 數(shù)據(jù)類型相同或相符就可以運(yùn)算 D. 運(yùn)算與數(shù)據(jù)類型無(wú)關(guān) 18. 下面數(shù)據(jù)中屬于實(shí)數(shù)的是 A 。A. B. 3 C. ‘1’ D. “11011” 19. 下面數(shù)據(jù)中屬于位矢量的是 D 。A. B. 3 C. ‘1’ D. “11011” 20. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 。 A. 用戶不能定義子類型 B. 用戶可以定義子類型 C. 用戶可以定義任何類型的數(shù)據(jù) D. 前面三個(gè)答案都是錯(cuò)誤的 21. 可以不必聲明而直接引用的數(shù)據(jù)類型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個(gè)答案都是錯(cuò)誤的 22. STD_LOGIG_1164中定義的高阻是字符 D 。 A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定義的是 A 。 A. 弱信號(hào)1 B. 弱信號(hào)0 C. 沒有這個(gè)定義 D. 初始值 24. 使用STD_LOGIG_1164使用的數(shù)據(jù)類型時(shí) B 。 D. 必須在結(jié)構(gòu)體中聲明 25. 關(guān)于轉(zhuǎn)化函數(shù)正確的說法是 。 A. 任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 B. 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 C. 任何數(shù)據(jù)類型都不能轉(zhuǎn)化 D. 前面說法都是錯(cuò)誤的 26. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 C 。 A. 邏輯運(yùn)算的優(yōu)先級(jí)最高 B. 關(guān)系運(yùn)算的優(yōu)先級(jí)最高 C. 邏輯運(yùn)算的優(yōu)先級(jí)最低 D. 關(guān)系運(yùn)算的優(yōu)先級(jí)最低 27. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 A 。 A. NOT的優(yōu)先級(jí)最高 B. AND和NOT屬于同一個(gè)優(yōu)先級(jí) C. NOT的優(yōu)先級(jí)最低 D. 前面的說法都是錯(cuò)誤的 28. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 D 。 A. 括號(hào)不能改變優(yōu)先級(jí) B. 不能使用括號(hào) C. 括號(hào)的優(yōu)先級(jí)最低 D. 括號(hào)可以改變優(yōu)先級(jí) 29. 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不確定 30. 關(guān)于關(guān)系運(yùn)算符的說法正確的是 。 A. 不能進(jìn)行關(guān)系運(yùn)算 B. 關(guān)系運(yùn)算和數(shù)據(jù)類型無(wú)關(guān) C.