【正文】 的說法不正確的是 C 。A . 信號相當于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點。B. 信號的端口模式不必定義，它的數(shù)據(jù)既可以流進，也可以流出。C. 在同一進程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。D. 信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用。66. 下面哪一個可以用作VHDL中的合法的實體名 D 。A. OR B. VARIABLE C. SIGNAL D. OUT167. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Line1,File e:\muxfile\: TDF syntax error… 其錯誤原因是 A 。A. 。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計文件的文件名與實體名不一致。D. 程序中缺少關(guān)鍵詞。68. 下列關(guān)于變量的說法正確的是 A 。A. 變量是一個局部量，它只能在進程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個δ延時。C. 在進程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表達式為：目標變量名= 表達式。69. 下列關(guān)于CASE語句的說法不正確的是 B 。A. 條件句中的選擇值或標識符所代表的值必須在表達式的取值范圍內(nèi)。B. CASE語句中必須要有WHEN OTHERS=NULL；語句。C. CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn) 。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。70. VHDL中,為目標變量賦值符號是 D 。A. =: B. = C. = D.:=71. 在VHDL中,可以用語句 D 表示檢測clock下降沿。A. clock’ event B. clock’ event and clock=’1’ C. clock=’0’ D. clock’ event and clock=’0’，屬于LOOP語句的局部量， B 事先聲明。 A. 必須 B. 不必 C. 其類型要 73. 在VHDL中，語句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 A 次。A. 8 B. 7 C. 0 74. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由 B 語句組成的。A. 順序 B. 順序和并行 C. 并行 75. 執(zhí)行MAX+PLUSII的 C 命令，可以對設(shè)計的電路進行仿真。 Default Symbol 76. 在VHDL中，PROCESS本身是 C 語句。A. 順序 77. 下面哪一個是VHDL中的波形編輯文件的后綴名 B 。A. gdf B. scf C. sys D. tdf78. 在元件例化語句中，用 D 符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與PORT MAP（）中的信號名關(guān)聯(lián)起來。A. = B. := C. = D.=，含WAIT語句的進程PROCESS的括弧中 B 再加敏感信號，否則則是非法的。A. 可以 C. 必須 D. 有時可以+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是 D 。 A. 綜合 B. 編譯 C. 仿真 +PLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計文件是否正確的過程稱為 。A. 編輯 B. 編譯 C. 綜合 D. 編程82. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL Design File “mux21” must contain an entity of the same name 其錯誤原因是 C 。A. 。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。 C. 設(shè)計文件的文件名與實體名不一致。 D. 程序中缺少關(guān)鍵詞。83. 執(zhí)行下列語句后Q的值等于 D 。……SIGNAL E: STD_LOGIC_VECTOR (2 TO 5)。SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2)?！璄=(2=’0’, 4=’0’, OTHERS=’1’)。Q=(2=E (2), 4=E (3), 5=’1’, 7=E (5), OTHERS=E (4))?！瑼． “11011011” B. “00110100” C. “11011001” D. “00101100” 84. 綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中， 是錯誤的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件； B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；85. 關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中數(shù)值最小的一個： A. 21111_1110 B. 8276 C. 10170 D. 16EE186. 以下對于進程PROCESS的說法，正確的是： C 。A. 進程之間可以通過變量進行通信 B. 進程內(nèi)部由一組并行語句來描述進程功能C. 進程語句本身是并行語句 87. 進程中的信號賦值語句，其信號更新是 。； ；； 。88．關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個： 。A．21111_1110 276 C. 0170 EE189．VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 。A．器件外部特性； B．器件的內(nèi)部功能；C．器件的綜合約束；器件外部特性與內(nèi)部功能。90．下列標識符中， B 是不合法的標識符。A. State0 B. 9moon C. Not_Ack_0 D. signal91．在VHDL中，IF語句中至少應(yīng)有1個條件句，條件句必須由 表達式構(gòu)成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER92. 在VHDL中 D 不能將信息帶出對它定義的當前設(shè)計單元。A. 信號 B. 常量 C. 數(shù)據(jù) D. 變量，為定義的信號賦初值，應(yīng)該使用__D___ 符號。A. =： B. = C. := D. =，一個設(shè)計實體可以擁有一個或多個 D A. 設(shè)計實體 B. 結(jié)構(gòu)體 C. 輸入 D. 輸出95. 執(zhí)行下列語句后Q的值等于 A 。……SIGNAL E: STD_LOGIC_VECTOR (2 TO 5)。SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2)。E=(2=’1’, 4=’1’, OTHERS=’0’)。Q=(2=E (2), 4=E (3), 5=’1’, 7=E (5), OTHERS=E (4))。 ……A． “11011011” B. “00110100” C. “11011001” D. “00101100” 96. 在VHDL的IEEE標準庫中，預(yù)定義的標準邏輯位STD_LOGIC的數(shù)據(jù)類型中是用 表示的。 A． 小寫字母和數(shù)字 B. 大寫字母數(shù)字 D. 全部是數(shù)字 97. 執(zhí)行MAX+PLUSII的 A 命令，可以為設(shè)計電路建立一個元件符號。A． create default symbol B. simulator C. piler D. timing analyzer 98. 在VHDL中，條件信號賦值語句WHEN_ELSE屬于 語句。A． 并行和順序 B. 順序 C. 并行 D. 不存在的 99. 在VHDL的IEEE標準庫中，預(yù)定義的標準邏輯數(shù)據(jù)STD_LOGIC有 C 種邏輯值。A． 2 B. 3 C. 9 D. 8 ，并能作為一個獨立的設(shè)計單元的完整的VHDL程序成為 。A． 設(shè)計輸入 B. 設(shè)計輸出 C. 設(shè)計實體 D. 設(shè)計結(jié)構(gòu)