【正文】 地體現技術的先進性。2 電路設計 電路原理波形發(fā)生電路主要由時鐘電路、FPGA控制電路、D/A轉換電路、集成運放、低通濾波電路五部分組成。 波形發(fā)生電路原理圖利用FPGA實現波形發(fā)生器的工作原理如下：時鐘脈沖產生一個50Mhz的固有頻率，送往FPGA目標芯片，波形數據存儲于FPGA內部的ROM中，這個ROM是由FPGA中的EAB利用LPMROM定制來實現的，它所占的存儲容量小，轉換速度快，FPGA中的波形發(fā)生控制電路向波形數據ROM發(fā)出地址信號，當接受來自FPGA的地址信號后，將從數據線輸出相應波形數據，地址變化的越快，輸出數據的速度越快，然后通過D/A轉換器對數據進行處理。D/A轉換器主要采用8位一體的DAC0832，由于輸出波形的頻率上限與DA轉換器件的轉換速度有很重要的關系，轉換的速度由D/A轉換周期為1μs所決定，輸入電壓為+5V。負責將ROM輸出數據轉換成模擬信號，D/A轉換的電流信號通過集成運放電路轉換成電壓信號，集成運放必須接12V電壓作為驅動低通濾波電路電壓，模擬信號通過低通濾波后，可在示波器觀察到光滑的正弦波。 單元電路設計 D/A轉換電路設計(1)D/A轉換電路DAC0832可編程數模轉換器是一種常用的電流輸出型的8位數模轉換電路，本次設計采用這種D/A轉換器。： DAC0832及外圍電路，、均接地，ILE接高電平。為了保證穩(wěn)幅輸出，選用了TL0821構成穩(wěn)幅電路，TL0821是一款低功耗、高速、寬帶運算放大器，具有很強的大電流驅動能力。（實際電路測試表明，當負載為100Ω，輸出電壓峰值為10V時，帶寬大于500KHz，幅度變化小于）穩(wěn)幅輸出電路主要是將DAC0832的輸出電流轉變?yōu)檩敵鲭妷?，為濾波電路提供電壓信號。(2)D/A轉換原理設計采用DAC0832可編程轉換器，與DAC0809模數轉換器的100s模數轉換速度相比，DAC0832數模轉換器的輸出電流建立時間只需1s。因此，在可編程DAC0832數模轉換器上沒有設計轉換完成查詢標志或轉換完成中斷請求輸出信號，不能夠采用查詢等待方式或者中斷響應方式啟動DAC0832數模轉換器的數模轉換過程，只能夠使用直接控制方式啟動DAC0832數模轉換器的數模轉換操作。；DAC0832的內部由三部分組成：8位輸入寄存器用于存放CPU送來的數字量，使輸出數字量得到緩沖和鎖存，由加以控制。8位DAC寄存器用于存放待轉換數字量，由控制。8位D/A轉換電路由8位T形電阻網和電子開關組成，電子開關受“8位DAC寄存器”輸出控制,T形電阻網能輸出和數字量成正比的模擬電流。所以說，DAC0832需要外接集成運算放大器才能將電流轉變成輸出電壓?！?位輸出寄存器”和“8位DAC寄存器”用以實現兩次緩沖，這樣可以提高轉換速度。 DAC轉換內部結構圖①引腳功能DAC是由雙緩沖寄存器和R2R梯形D/A轉換器組成的CMOS 8位DAC芯片。采用DAC0832采用20腳雙列直插式封裝，與TTL電平兼容。: DAC0832引腳排列圖數字量輸入線常和CPU數據總路線相連，用于輸入CPU送來的待轉換數字量。DAC引腳功能說明如表21所示?？刂凭€（5條）：為片選線，ILE為允許數字量輸入線，為傳送控制輸入線，、為兩條寫命令輸入線，用于控制數字量輸入到輸入寄存器，當ILE、均有效時，可將數據寫入8位輸入寄存器。用于控制轉換時間，當有效時，在為傳送控制信號作用下，可將鎖存在輸入寄存器的8位數據送到DAC寄存器。和的脈沖寬度要求不小于500ns。表21 DAC引腳功能說明引 腳功 能 說 明為8位數據輸入端，是最高位，是最低位為DAC電流輸出1，在構成電壓輸出DAC時此線應接運算放大器的反相輸入端為DAC電流輸出2，在構成電壓輸出DAC時此線應和運算放大器的同相輸入端同接模擬地為反饋電阻引出端，在構成電壓輸出DAC時此端應接運算放大器的輸出端為基準電壓輸入端，通過該引腳將外部的高精度電壓源與片內的R－2R電阻網絡相連，其電壓范圍為－10～＋10V為電源輸入端，電源電壓范圍＋5～＋15V為模擬地，整個電路的模擬地必須與數字地相連為數字地為片選輸入端，低電平有效，與ILE共同作用，對信號進行控制。ILE輸入寄存器允許信號，高電平有效為寫信號1，低電平有效，當＝0，＝0，且ILE=1時，將輸入數據瑣存到輸入寄存器為寫信號2，低電平有效，當＝0，＝0時，將輸入寄存器中的數據緩沖到8位DAC寄存器內為傳輸控制信號，低電平有效輸出線（3條）：為集成運放的反饋線，常常接到集成運放的輸出端。和為兩條模擬電流輸出線。+為一常數，若輸入數值量全為“1”時，則取最大值，取最小值；若輸入全為“0”時，取最小值，取最大值。電源線（4條）：為電源輸入線，可在+5～+15V范圍內選擇。為參考電壓，一般在0～+10V范圍，由穩(wěn)壓電源提供。DGND為數字量地線，AGND為模擬量地線。②工作方式 由于DAC0832內部有兩級緩沖寄存器，所以有三種工作方式可供選擇：直通工作方式 、及接低電平，ILE接高電平。即不用寫信號控制，外部輸入數據直通內部8位D/A轉換器的數據輸入端。單緩沖工作方式 、接低電平，使8位DAC寄存器處于直通狀態(tài)，輸入數據經過8位輸入寄存器緩沖控制后直接進入D/A轉換器。雙緩沖工作方式 兩個寄存器均處于受控狀態(tài)，輸入數據要經過兩個寄存器緩沖控制后才進入D/A轉換器。這種工作方式可以用來實現多片D/A轉換器的同步輸出。③轉換公式為了將模擬電流轉換成模擬電壓，需把DAC0832的兩個輸出端和分別接到運算放大器的兩個輸入端上，經過一級運放得到單級性輸出電壓。D/，該電路為8位數字量經D/A轉換器轉換為單級性電壓輸出。轉換公式如下：一級運放的輸出電壓： () D為數字量的十進制數，即當=5V時。 DAC0832轉換表參考電壓輸入數據輸出電壓二進制十進制數十六進制單級性輸出DH+5V000000000000V100000001288011111111255FF 濾波電路設計(1)濾波電路原理濾波器是一種能使有用信號頻率通過,同時抑制無用頻率成分的電路,廣泛應用于電子、電氣、通信、計算機等領域的信號處理電路中。濾波器的種類很多，在本次設計中用到集成有源濾波器。集成有源濾波器是由集成運放和電阻電容等器件組成的。隨著電子技術、集成電路技術的迅速發(fā)展，集成有源濾波器在許多領域得到廣泛應用。在本次設計中，我們要濾除的頻率分量主要是D/A轉換器所產生的高頻分量，與我們所要保留的信號頻率相差很遠，因此相對來說，濾波器在通帶內的平坦程度對我們來說比其衰減陡度更為重要，本次設計選擇一階低通濾波器電路。一階低通濾波包含一個RC電路。 (2)濾波電路參數計算 低通濾波電路 該濾波電路是反相放大器，其傳遞函數為： ()上式(22)中，為零頻增益，=為截止角頻率。其頻率特性為： () 幅頻特性為： () 相頻特性為： ()已知截止頻率，先確定R的值，然后根據=，得出電容的值，再由電容值去求電阻值。濾波信號是從運算放大器的同相端輸入的，所以應該選用共模輸入范圍較大的運算放大器。運算放大器的增益帶寬積應滿足，取。一階低通濾波器的缺點是:阻帶特性衰減太慢，一般為20dB/10out，所以這種電路只適用于對濾波特性要求不高的場合。只適合于低頻信號。 時鐘電路時鐘輸入是波形發(fā)生器必不可少的一部分，它能為FPGA提供時鐘脈沖信號，考慮到EDA開發(fā)系統(tǒng)時鐘輸入的重要性，一個是50MHz的有源晶振作為時鐘信號源輸入，主要用于輸入大的時鐘信號，為波形發(fā)生器提供基準的時鐘脈沖輸入。： 有源晶振電路有源晶振的驅動能力強，晶振頻率比較大，能達到幾百兆Hz，采用有源晶振作為時鐘源可以使電路的時鐘擴大。HO12系列的有源晶振采用TTL/HCMOS技術，頻率范圍是1000Hz1000MHz，這里我們采用的是50MHz的有源晶振。 下載電路FPGA配置可以使用專用的編程設備，也可以使用下載電纜。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失，但編程的次數有限，編程的速度不快。對于SRAM型FPGA來說，可反復進行配置，在加電時可隨時更改邏輯，但掉電后芯片中的信息丟失，每次上電時，必須重新載入信息，下載信息的保密性也不如前者。使用ALTERA的ByteBlaster(MV)并行下載電纜，連接PC機的并行打印口和需要編程或配置的器件，并與MAX+PlusII配合可以對ALTERA公司的多種CPLD、FPGA進行配置或編程。ByteBlaster(MV)下載電纜與ALTERA器件的接口一般是10芯的接口，其中ByteBlaster(MV)與計算機并口連接。MV即混合電壓的意思。 10芯片下載口 芯接口各引腳信號名稱模式12345678910PSDCKGNDCONF_DONEVCCnCONFIG_nSTATUS_DATA0GND用Altera的ByteBlaster(MV)并行下載電纜，連接PC機的并行打印機口和需要編程的器件，在線配置FPGA，調試非常的方便?；赟RAM LUT的FPGA器件，由于是易失性器件，以ICR(InCircuit Reconfigurability)即在線可重配置方式代替在線系統(tǒng)可編程(ISP)。電路可重配置是指允許在器件已經配置好的情況下進行重新配置，以改變電路邏輯結構和功能。在利用FPGA進行設計時可以利用FPGA的ICR特性，通過連接PC機的下載電纜快速地下載設計文件至FPGA進行硬件驗證。PS被動串行模式(MSEL1=0、MSEL0=0)，PPS被動并行同步模式(MSEL1=MSEL0=0)，PSA被動串行異步模式(MSEL1=MSEL0=0)，PPA被動并行異步模式(MSEL1=MSEL0=1)，JTAG模式(MSEL1=0、MSEL0=0)。 ByteBlaster（MV）配置FPGA 芯片介紹(1)FPGA的配置方式在利用FPGA進行設計時可以利用FPGA的ICR特性，通過連接PC機的下載電纜快速地下載設計文件至FPGA進行硬件驗證。Altera的基于SRAM LUT的FPGA提供了五種配置模式，這些模式通過FPGA上的兩個模式選擇引腳MSEL1和MSEL0和設定的電平來決定的。FPGA的配置引腳功能如下：MSEL0、MSEL1：輸入，(0，0)為串行配置或使用配置器件模式；(1，0)為并行同步模式；(1，1)為并行異步模式。nSTATUS：雙向集電極開路，上電后被器件拉低，在5uS之內，被器件釋放，(當使用一個專用配置器件時，專用加載器件將控制這個腳為低長達200ms。)這個管腳必須通過一個1K電阻上拉到VCCIO； 如果在配置過程中，如有錯誤發(fā)生，本管腳被器件拉；如果在配置或初始化過程中，有一個外部的信號源驅動本管腳為低，則器件進入一個錯誤的狀態(tài)；在配置或初始化之后，驅動本管腳為低，不會影響器件。但是，如果使用專用配置器件，驅動本管腳低將引起配置器件試圖去配置FLEX 器件。nCONFIG：輸入，配置控制引腳，由01的跳變開始配置，由10跳變則復位器件；當設定本管腳為0時，所有I/O為三態(tài)。CONF_DONE：雙向集電極開路，狀態(tài)輸出：在配置之前和配置過程中，器件驅動本管腳為0，一旦所有配置數據都被接收并沒有錯誤發(fā)生，則初始化時鐘周期開始時器件釋放本管腳；狀態(tài)輸入：在所有數據被接收后，本管腳為高電平，器件初始化，然后進入用戶模式；本管腳必須通過一個1K的電阻上拉到VCCIO外部的信號源可以驅動本管腳為低，來延遲初始化的過程，當使用一個配置器件進行配置除外，在配置以及初始化之后，驅動本管腳為低，不影響配置器件。DCLK：輸入，時鐘輸入，用于從一個外部信號源輸入時鐘數據進入器件，在串行異步模式或并行異步模式配置中，DCLK應當被拉高，不能懸空。nCE：輸入，低有效芯片使能，本管腳使用低電平使能器件來允許配置，對于單芯片配置應當被固定為低電平，在配置以及初始化過程和用戶模式，本管腳必須固定為低電平；在級聯時，第一片的nCE接地，前一片的nCEO接后一片的nCE。nCEO：輸出，當設備配置完成后被驅動為低電平。在多器件配置過程中，這個管腳用來連接后面器件的nCE引腳，最后一片的nCEO懸空。nRS：輸入，讀選通輸入：對于APEX II、 Mercury、ACEX 1K、 APEX 20K 和 FLEX10K器件低電平表示在DATA7引腳輸出的是RDYnBSY信號；對于 FLEX 6000 器件，低電平表示