基于cpld技術(shù)的頻率計(jì)設(shè)計(jì)及制作-文庫吧
2025-06-03 15:32 本頁面
【正文】 ...........1畢業(yè)論文任務(wù)書....................................................2中文摘要..........................................................3英文摘要..........................................................4前言..............................................................6概述..............................................................7第1章CPLD開發(fā)環(huán)境簡介..........................................8 CPLD的概要介紹............................................8 Max+PlusⅡ開發(fā)工具.........................................8 本章小結(jié)...................................................9第2章 頻率計(jì)的設(shè)計(jì)原理及設(shè)計(jì)內(nèi)容..................................10 頻率計(jì)的技術(shù)性能指標(biāo).......................................10 頻率計(jì)的設(shè)計(jì)原理...........................................10 頻率計(jì)測量周期原理.........................................................12 頻率計(jì)所需四種器件的VHDL文件及波形仿真.....................13 帶時(shí)鐘使能十進(jìn)制計(jì)數(shù)器..................................13 測頻控制信號發(fā)生器......................................14 32位鎖存器.............................................15 顯示譯碼器LED 7........................................16 頂層文件的編寫..............................................17 電路的設(shè)計(jì)及輸入............................................19第3章 下載調(diào)試 ....................................................22 編譯和管腳配置..............................................22 ..............................................22 編程下載................................................22 測試....................................................22 頻率測試.............................................22 周期測試.............................................22心得體會(huì)............................................................22結(jié)束語..............................................................23致謝................................................................23附錄................................................................23參考文獻(xiàn)............................................................前 言CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷?，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c(diǎn)是可通過軟件編程對其器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時(shí)進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級。使得硬件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷，從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機(jī)構(gòu)成的數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過程及設(shè)計(jì)觀念，使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。采用CPLD可編程器件，可利用計(jì)算機(jī)軟件的方式對目標(biāo)器件進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)。既定的系統(tǒng)功能，在設(shè)計(jì)過程中，可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號方式，借助于大規(guī)模集成的CPLD和高效的設(shè)計(jì)軟件，用戶不僅可通過直接對芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度，同時(shí)，這種基于可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù)就是以計(jì)算機(jī)為工具，在EDA軟件平臺(tái)上，對以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的完成邏輯編譯、邏輯化簡、邏輯綜合及優(yōu)化、邏輯仿真，直至對特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作(本文選用的開發(fā)工具為Ahera公司的MAX+PLUSⅡ)。EDA的仿真測試技術(shù)只需要通過計(jì)算機(jī)就能對所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用硬件描述語言(如VHDL）來完成對系統(tǒng)硬件功能的描述，在EDA 工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果，這使得對整個(gè)硬件系統(tǒng)的設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便、高效。概 述近年來，隨著集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費(fèi)用低、用戶可定義功能及可重復(fù)編程和擦寫等許多優(yōu)點(diǎn)，應(yīng)用領(lǐng)域不斷擴(kuò)大，越來越多的電子系統(tǒng)開始采用可編程邏輯器件來實(shí)現(xiàn)數(shù)字信號處理，從而使
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