【正文】 活 動(dòng) （ 搶 答 活 動(dòng) ） 中 ， 能 準(zhǔn) 確 、 公 正 、 直 觀 地 判 斷 出 搶 答 者 的機(jī) 器 ， 通 過 搶 答 者 的 指 示 燈 顯 示 、 數(shù) 碼 顯 示 和 警 示 顯 示 等 手 段 指 示 出 第 一 搶 答 者 。 隨 著 現(xiàn) 代科 學(xué) 技 術(shù) 的 發(fā) 展 ， 搶 答 器 械 也 由 以 前 的 各 種 傳 統(tǒng) 式 搶 答 器 演 變 到 現(xiàn) 在 的 數(shù) 字 式 搶 答 器 。 搶 答 器的 應(yīng) 用 廣 泛 ， 工 廠 、 學(xué) 校 和 電 視 臺(tái) 等 單 位 常 舉 辦 各 種 智 力 競(jìng) 賽 ， 搶 答 器 是 必 要 設(shè) 備 。 在 各 種 競(jìng)賽 中 我 們 經(jīng) 常 看 到 有 搶 答 的 環(huán) 節(jié) ， 舉 辦 方 多 數(shù) 采 用 讓 選 手 通 過 舉 答 題 板 的 方 法 判 斷 選 手 的 答 題權(quán) ， 這 在 某 種 程 度 上 會(huì) 因 為 主 持 人 的 主 觀 判 斷 失 誤 造 成 比 賽 的 不 公 平 性 。 從 而 達(dá) 不 到 搶 答 的 真正 效 果 ， 為 了 解 決 此 類 問 題 ， 現(xiàn) 代 科 學(xué) 技 術(shù) 利 用 一 些 數(shù) 字 集 成 電 路 組 成 ， 數(shù) 字 搶 答 器 能 夠 彌 補(bǔ)以 前 的 諸 多 不 足 之 處 ， 以 提 高 信 號(hào) 接 收 的 快 速 性 、 精 確 性 、 應(yīng) 用 到 日 常 生 活 中 能 夠 給 人 們 帶 來更 大 的 方 便 ， 以 提 高 效 率 。 這 次 實(shí) 驗(yàn) 我 們 將 使 用 EDA 技 術(shù) 進(jìn) 行 操 作 ， 那 么 用 EDA 技 術(shù) 的 設(shè) 計(jì)優(yōu) 勢(shì) 的 優(yōu) 勢(shì) 是 什 么 呢 ？ （ 1） 使 電 子 設(shè) 計(jì) 成 果 以 自 主 知 識(shí) 產(chǎn) 權(quán) 的 方 式 得 以 明 確 表 達(dá) 和 確 認(rèn) 成 為可 能 。 （ 2） 在 仿 真 和 設(shè) 計(jì) 兩 方 面 支 持 標(biāo) 準(zhǔn) 硬 件 描 述 語(yǔ) 言 的 功 能 強(qiáng) 大 的 EDA 軟 件 不 斷 推 出 。（ 3） 電 子 技 術(shù) 全 方 位 進(jìn) 入 EDA 領(lǐng) 域 ， 除 了 日 益 成 熟 的 數(shù) 字 技 術(shù) 外 ， 傳 統(tǒng) 的 電 路 系 統(tǒng) 設(shè) 計(jì) 建 模理 念 發(fā) 生 重 大 的 變 化 ： 軟 件 無(wú) 線 電 技 術(shù) 的 出 席 那 ， 數(shù) 字 信 號(hào) 處 理 和 圖 像 處 理 的 全 硬 件 是 吸 納 方案 的 普 遍 接 受 ， 軟 硬 件 技 術(shù) 的 進(jìn) 一 步 融 合 等 。 （ 4） EDA 是 的 電 子 技 術(shù) 領(lǐng) 域 各 學(xué) 科 的 界 限 更 加模 糊 ， 更 加 互 為 包 容 ， 如 模 擬 與 數(shù) 字 、 軟 件 與 硬 件 、 系 統(tǒng) 與 器 件 、 ASIC 與 FPGA、 行 為 與 結(jié)構(gòu) 等 。 （ 5） 更 大 規(guī) 模 的 FPGA 和 CPLD 器 件 的 不 斷 推 出 。 （ 6） 基 于 EDA 工 具 、 用 于 ASIC 設(shè) 計(jì)的 標(biāo) 準(zhǔn) 單 元 已 涵 蓋 大 規(guī) 模 電 子 系 統(tǒng) 及 復(fù) 雜 IP 模 塊 。 （ 7） 軟 硬 件 IP 核 在 電 子 興 業(yè) 的 產(chǎn) 業(yè) 領(lǐng) 域 、技 術(shù) 領(lǐng) 域 和 設(shè) 計(jì) 應(yīng) 用 領(lǐng) 域 得 到 進(jìn) 一 步 確 認(rèn) 和 廣 泛 應(yīng) 用 。 （ 8） SoC 高 效 低 成 本 設(shè) 計(jì) 技 術(shù) 的 成 熟 。（ 9） 系 統(tǒng) 級(jí) 、 行 為 驗(yàn) 證 級(jí) 硬 件 描 述 語(yǔ) 言 的 出 現(xiàn) ， 使 復(fù) 雜 的 電 子 系 統(tǒng) 的 設(shè) 計(jì) 和 驗(yàn) 證 趨 于 簡(jiǎn) 單 。這 次 實(shí) 驗(yàn) 我 們 會(huì) 結(jié) 合 Max+plusⅡ 軟 件 進(jìn) 行 程 序 的 輸 入 、 調(diào) 試 、 仿 真 下 載 ， Max+plusⅡ 是Altera 公 司 提 供 的 FPGA/CPLD 開 發(fā) 集 成 環(huán) 境 ， Max+plusⅡ 界 面 友 好 ， 使 用 便 捷 ， 被 譽(yù) 為 業(yè) 界最 易 用 易 學(xué) 的 EDA 軟 件 。 在 Max+plusⅡ 上 可 以 完 成 設(shè) 計(jì) 輸 入 、 元 件 適 配 、 時(shí) 序 仿 真 和 功 能 仿真 、 編 程 下 載 整 個(gè) 流 程 ， 它 提 供 了 一 種 與 結(jié) 構(gòu) 無(wú) 關(guān) 的 設(shè) 計(jì) 環(huán) 境 ， 是 設(shè) 計(jì) 者 能 方 便 地 進(jìn) 行 設(shè) 計(jì) 輸入 、 快 速 處 理 和 器 件 編 程 。成都學(xué)院（成都大學(xué)）課程設(shè)計(jì)報(bào)告 22 設(shè) 計(jì) 流 程VHDL 是 一 種 全 方 位 的 硬 件 描 述 語(yǔ) 言 ， 幾 乎 覆 蓋 了 以 往 各 種 硬 件 描 述 語(yǔ) 言 的 功 能 ， 整 個(gè) 自 頂向 下 或 自 底 向 上 的 電 路 設(shè) 計(jì) 過 程 都 可 以 用 VHDL 來 完 成 。 本 系 統(tǒng) 的 設(shè) 計(jì) 就 是 采 用 VHDL 硬 件 描述 語(yǔ) 言 編 程 ， 基 于 MAXPLUS II 平 臺(tái) 進(jìn) 行 編 譯 和 仿 真 來 實(shí) 現(xiàn) 的 ， 其 采 用 的 模 塊 化 、 逐 步 細(xì) 化 的設(shè) 計(jì) 方 法 有 利 于 系 統(tǒng) 的 分 工 合 作 ， 并 且 能 夠 及 早 發(fā) 現(xiàn) 各 子 模 塊 及 系 統(tǒng) 中 的 錯(cuò) 誤 ， 提 高 系 統(tǒng) 設(shè) 計(jì)的 效 率 。 在 電 子 產(chǎn) 品 的 設(shè) 計(jì) 理 念 、 設(shè) 計(jì) 方 式 、 系 統(tǒng) 硬 件 構(gòu) 成 、 設(shè) 計(jì) 的 重 用 性 、 知 識(shí) 產(chǎn) 權(quán) 、 設(shè) 計(jì)周 期 等 方 面 ,EDA 技 術(shù) 具 有 一 定 的 優(yōu) 勢(shì) 。 所 以 本 次 設(shè) 計(jì) 的 搶 答 器 拋 棄 了 傳 統(tǒng) 的 設(shè) 計(jì) 方 法 ， 選 擇 了采 用 主 流 的 EDA 技 術(shù) 進(jìn) 行 設(shè) 計(jì) 。在 設(shè) 計(jì) 方 面 則 用 了 4 個(gè) 模 塊 ， 分 別 是 鎖 存 器 、 與 門 電 路 、 編 碼 器 、 譯 碼 器 ， 輸 出 端 分 別 接上 了 蜂 鳴 器 和 數(shù) 碼 顯 示 管 。 下 面 對(duì) 本 課 程 設(shè) 計(jì) 的 原 理 做 一 下 介 紹 。首 先 ， 輸 入 端 接 入 的 是 八 位 輸 入 信 號(hào) S0~S7， 主 體 電 路 完 成 基 本 的 搶 答 功 能 ， 即 開 始 搶 答后 ， 當(dāng) 選 手 按 動(dòng) 搶 答 鍵 時(shí) ， 能 顯 示 選 手 的 編 號(hào) ， 同 時(shí) 能 封 鎖 輸 入 電 路 ， 禁 止 其 他 選 手 搶 答 。外 部 電 路 則 顯 示 組 號(hào) 和 報(bào) 警 。 接 通 電 源 時(shí) ， 節(jié) 目 主 持 人 將 開 關(guān) 置 于 “復(fù) 位 ”位 置 ， 搶 答 器 處于 禁 止 工 作 狀 態(tài) ， 編 號(hào) 顯 示 器 不 顯 示 。 當(dāng) 主 持 人 松 開 按 鈕 時(shí) ， 開 始 搶 答 ， 這 時(shí) 數(shù) 碼 管 將 顯 示第 一 位 搶 答 選 手 的 編 號(hào) ， 其 后 選 手 的 搶 答 將 被 禁 止 。 回 答 完 畢 后 ， 主 持 人 再 次 “復(fù) 位 ”， 如此 循 環(huán) 。 當(dāng) 選 手 按 動(dòng) 搶 答 鍵 時(shí) ， 搶 答 器 要 完 成 以 下 四 項(xiàng) 工 作 ： ① 優(yōu) 先 級(jí) 電 路 立 即 分 辨 出 搶答 者 的 編 號(hào) ， 并 由 鎖 存 器 進(jìn) 行 鎖 存 ， 然 后 由 譯 碼 顯 示 電 路 顯 示 編 號(hào) ； ② 揚(yáng) 聲 器 發(fā) 出 短 暫 聲 響 ，提 醒 節(jié) 目 主 持 人 注 意 ； ③ 控 制 電 路 要 對(duì) 輸 入 編 碼 電 路 進(jìn) 行 封 鎖 ， 避 免 其 他 選 手 再 次 進(jìn) 行 搶 答 ；④ 編 號(hào) 顯 示 保 持 到 主 持 人 將 系 統(tǒng) 清 零 為 止 。 當(dāng) 選 手 將 問 題 回 答 完 畢 ， 主 持 人 操 作 控 制 開 關(guān) ， 使系 統(tǒng) 回 復(fù) 到 禁 止 工 作 狀 態(tài) ， 以 便 進(jìn) 行 下 一 輪 搶 答 。成都學(xué)院（成都大學(xué)）課程設(shè)計(jì)報(bào)告 33設(shè)計(jì) 硬 件 設(shè) 計(jì)本 課 題 可 以 使 用 硬 件 描 述 語(yǔ) 言 （ VHDL 語(yǔ) 言 ） 實(shí) 現(xiàn) 。實(shí) 現(xiàn) 的 思 路 可 以 用 下 面 的 框 圖 來 說 明 ：圖 31 基于 VHDL 語(yǔ)言實(shí)現(xiàn)數(shù)字搶答器框圖整 個(gè) 系 統(tǒng) 分 為 以 下 幾 個(gè) 模 塊 來 分 別 實(shí) 現(xiàn) ：1． 搶 答 鑒 別 模 塊 ： 它 的 功 能 是 鑒 別 八 組 中 是 那 組 搶 答 成 功 并 且 把 搶 答 成 功 的 組 別 信 號(hào) 輸 出給 鎖 存 模 塊 。2． 復(fù) 位 控 制 模 塊 ： 給 節(jié) 目 主 持 人 設(shè) 置 一 個(gè) 控 制 開 關(guān) ， 用 來 控 制 系 統(tǒng) 的 清 零 和 搶 答 的 開 始 。3． 鎖 存 模 塊 ： 該 電 路 的 作 用 是 當(dāng) 第 一 個(gè) 搶 答 者 搶 答 后 ， 對(duì) 第 一 個(gè) 搶 答 者 的 組 別 進(jìn) 行 鎖 存并 顯 示 在 數(shù) 碼 管 上 ， 后 面 的 搶 答 者 信 號(hào) 全 都 無(wú) 響 應(yīng) ， 直 到 主 持 人 按 下 復(fù) 位 鍵 。4． 顯 示 報(bào) 警 模 塊 ： 就 是 把 各 個(gè) 模 塊 的 輸 入 的 不 同 信 號(hào) 經(jīng) 過 譯 碼 成 BCD 碼 然 后 直 接 在 數(shù)碼 管 上 顯 示 ， 還 可 以 加 上 蜂 鳴 器 的 聲 音 ， 更 能 給 觀 眾 一 個(gè) 準(zhǔn) 確 、 簡(jiǎn) 明 的 數(shù) 字 。 系 統(tǒng) 的 設(shè) 計(jì) 平 臺(tái) 概 述此 次 設(shè) 計(jì) 是 按 照 自 頂 向 下 的 設(shè) 計(jì) 方 法 ， 對(duì) 整 個(gè) 系 統(tǒng) 進(jìn) 行 方 案 設(shè) 計(jì) 和 功 能 劃 分 ， 系 統(tǒng) 的 關(guān)鍵 電 路 用 一 片 或 幾 片 專 用 集 成 電 路 （ ASIC） 實(shí) 現(xiàn) ， 然 后 采 用 硬 件 描 述 語(yǔ) 言 （ VHDL） 完 成 系 統(tǒng)行 為 級(jí) 設(shè) 計(jì) ， 最 后 通 過 綜 合 器 和 適 配 器 生 成 最 終 的 目 標(biāo) 器 件 。 硬 件 平 臺(tái) MaxplusⅡ 概 述MaxplusⅡ 是 Altera 公 司 提 供 的 FPGA/CPLD 開 發(fā) 集 成 環(huán) 境 ， Altera 是 世 界 上 最 大 可 編程 邏 輯 器 件 的 供 應(yīng) 商 之 一 。 MaxplusⅡ 界 面 友 好 ， 使 用 便 捷 ， 被 譽(yù)